JPH02211648A - 半導体装置 - Google Patents

半導体装置

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JPH02211648A
JPH02211648A JP3242789A JP3242789A JPH02211648A JP H02211648 A JPH02211648 A JP H02211648A JP 3242789 A JP3242789 A JP 3242789A JP 3242789 A JP3242789 A JP 3242789A JP H02211648 A JPH02211648 A JP H02211648A
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JP
Japan
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chip
wafer
pad
pads
test pad
Prior art date
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Pending
Application number
JP3242789A
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English (en)
Inventor
Hiromi Shiraiwa
白岩　ひろみ
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野コ 本発明は、半導体装置に関し、特に、ウェハ上に形成さ
れた集積回路に対するテスト用パッドが設けられた半導
体装置に関する。
［従来の技術］ 従来のウェハ上の集積回路の配置を第５図に示す。集積
回路を収容したチップ１は、ウェハをスクライブ線６に
沿って切断することによって分離されるが、その際チッ
プ間の領域（すなわちスクライブ領域３）は削除乃至破
壊される。集積回路にはチップ１の外周に沿ってパッド
５が設けれているが、このパッド５には、電源の受入れ
に用いられる電源用パッド、外部との信号の授受を行う
ための入出力パッドの外にテストのためのみに用いられ
るパッドも含まれている。
［発明が解決しようとする問題点］ 第１の問題として、近年、集積回路のパッド数は、集積
回路の大規模化に伴い増加する傾向にある。而して、集
積回路の素子密度は急速に向上しているが、パッド面積
自体は内部素子の微細化はどには小さくなっていない。
このため、チップサイズの縮小にはパッド数の削減が必
須となっている。さらに極端な場合、内部素子の面積で
はなくパッドの数でチップサイズが決まってしまいチッ
プ内部に大きな空きの領域ができてしまうこともある。
これを避けるためには極力不要なパッドを減らさなけれ
ばならないが、それはテスト端子の削減につながる。テ
スト端子の減少は、テストを十分に行えない、テスト時
間が長くなる等の問題を生じる。
第２の問題として、通常、集積回路のテストにおいては
バット上に金属針を接触させて外部装置との電気的接続
を行うが、このとき、必然的に集積回路のバット上に針
傷が生してしまう。そしてこの針傷が大きい場合には、
これが後工程のワイヤボンディング時におけるまたはＴ
ＡＢ用のバンプ形成時における不良発生の原因となる。
［問題点を解決するための手段］ 本発明の半導体装置は、集積回路が収容されたチップが
マトリクス状に配置され、これらのチップ間がスクライ
ブ領域となされている半導体ウェハにおいて、前記スク
ライブ領域上には集積回路をテストするためのテスト用
パッドが配置されているものである。
［実施例］ 次に、本発明の実施例について図面を参照して説明する
。
第１図は、本発明の第１の実施例を示ずウェハの平面図
である。同図に示すように、ウェハ上には、集積回路が
その内部に形成されたチップ１がマトリクス状に配置さ
れており、そして、各チップ間の領域は、チップを切断
、分離する際のスクライブ領域３として用いられる。チ
ップ１の外周部には、電源用および入出力信号用のパッ
ド５が設けられており、また、スクライブ領域３内には
スクライブ線６上にテスト用パッド２が設けられている
。テスト用パッド２は、配線４を介してチップ１の内部
回路あるいはパット５と接続されている。このウェハに
対してウェハ工程が終了した後、各チップに関してテス
ト用パット２を用いて試験、測定がなされ、良否判定あ
るいはクラス分けがなされる。その後、ウェハはスクラ
イブ線６に沿ってスクライブされるが、その際に、テス
ト用パッド２は除去乃至破壊される。
この実施例によれば、チップ１上には外部と接続するた
めのパッドのみが形成されテスト専用のパッドは設けら
れていないので、パッドの数を必要最小限にとどめるこ
とができ、集積回路を高集積化することができる。また
、チップ上のパッド５は金属針と接触することがないの
でテスト中に針傷を負うことがない。
第２図は、本発明の第２の実施例を示す平面図である。
この実施例の第１実施例と異なる点は、テスト用パッド
２の全てはチップの内部回路に接続されており、パッド
５とは接続されていないことである。この実施例でも、
チップ１上には外部と接続するためのパッドのみが形成
されテスト専用のパッドは設けられていないので、パッ
ドの数を必要最小限にとどめることができ、集積回路を
高集積化することができる。また、この実施例では、チ
ップ上のパッド５の一部はテスト用に用いられるが、こ
の場合であってもテスト用の電気的接続を全てパッド５
を介して行う場合よりもパッド５に対する針傷を少なく
することができる。
第３図は、本発明の第３の実施例を示す平面図である。
この実施例の第２実施例と異なる点は、テスト用パッド
２を隣接したチップ間で共用した点である。したがって
、この実施例によれは、チップ当たりのテスト用パット
の数を多くすることができる。
第４図は、本発明の第４の実施例を示す平面図である。
この実施例では、テスト用パッド２は、スクライブ領域
３に２列に配置され、チップ上のパッド５と１対１に対
応して接続されている。この実施例は、パッド５に全て
のテストすべき回路が接続されている場合に有効である
。そして、この実施例ではパッド５の間を配線が走るこ
とがないので、チップの周辺部のすべてをパッドのため
に使用することができる。
ところで、本発明による半導体装置をスクライブする際
に、パッド２もしくは配線４の切屑で短絡事故が発生す
る恐れのある場合には、テスト終了後にチップ上にレジ
スト等の保護膜を形成し、不要となったスクライブ領域
のパッドおよび配線をエツチング除去し、然る後保護膜
を除去しスクライブするようにすればよい。
［発明の効果］ 以上説明したように、本発明は、ウェハのスクライブ領
域上にウェハ状態で集積回路のテストを行う場合にのみ
用いられるテスト用パッドを設けたものであるので、本
発明によれば、チップ上にテスト用パッドを配置する必
要がなくなり、集積回路の大規模化あるいはチップサイ
ズの縮小化が可能となる。また、テスト時の探針が容易
となるのて、テスト時間を短縮することができる。さら
に、本発明によれば、チップ上のパッドに触針する必要
がなくなるので、パッドに針傷を与えることがなくなり
、ホンティング不良の発生を防止することができる。
・・・スクライブ線。

Claims (1)

    【特許請求の範囲】
  1. 集積回路が収容されたチップがマトリクス状に配置され
    、前記チップ間がスクライブ領域となされている半導体
    ウェハにおいて、前記スクライブ領域上には集積回路を
    テストするためのテスト用パッドが配置されていること
    を特徴とする半導体装置。
JP3242789A 1989-02-11 1989-02-11 半導体装置 Pending JPH02211648A (ja)

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