JPH0221653A

JPH0221653A - 半導体装置及びその製造方法

Info

Publication number: JPH0221653A
Application number: JP63170689A
Authority: JP
Inventors: Shizuo Sawada; 沢田　静雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-08
Filing date: 1988-07-08
Publication date: 1990-01-24
Anticipated expiration: 2010-11-22
Also published as: JPH07109874B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はダイナミック・ランダム・アクセス・メモリ
に関し、特に１６ＭＤＲＡＭ等の０．５μｍ程度のデザ
インルールを有するＤＲＡＭの構造を含む半導体装置お
よびその製造方法に関するものである。

（従来の技術）ダイナミック・ランダム・アクセス・メモリの集積化は
、３年に４倍のペースで進み、今やＩＭｂｉｔのＤ　Ｒ
Ａ　Ｍが量産されるに至っている。

このままのペースで進むと、６年後には、１６ＭＤＲＡ
Ｍが量産されることになる。そこで現在、いろいろなと
ころで１６ＭＤＲＡＭの基礎検討が進められている。

１６ＭＤＲＡＭを実現するためには、メモリセルの大き
さを前の世代の４ＭＤＲＡＭの約］／２〜１／３程度に
する必要がある。

４ＭｂｉｔＤＲＡＭのセルの一例としてトレンチ・セル
がある。第３図に従来例として、セルの断面図を示す。

セルチャージ毒（容量と電圧の積）を保存してかつ、セ
ル面積を１／２〜１／３に縮小するための手段としてト
レンチ溝を深くし、ゲート酸化膜を薄くする方法がある
。セルチャージ量を保存することの目的は、動作のマー
ジンを充分補償することであり、６４Ｋｂ　ｉ　ｔから
ＩＭｂｉｔに至ってもほぼ、２００フエムト・クーロン
のチャージ量は保存されている。

しかしながら、キャパシタ酸化膜を単純に薄くしてしま
うとセルへの書込み電圧により、短時間でゲート酸化膜
が破壊してしまう。つまり、４　Ｍ　Ｄ　ＲＡ　Ｍでは
、キャパシタ絶縁膜には、外部電圧（Ｖｃ　ｃ　）の１
／２だけの電圧が１００人の酸化膜に印加されるように
なっており、充分な信頓性を補償できているが、１６Ｍ
ＤＲＡＭで、例えば５０人の酸化膜をキャパシタ絶縁膜
として採用する時には、外部電圧（Ｖｃｃ）を例えば４
ＭＤＲＡＭの５Ｖに保存した場合、酸化膜に印加される
電界は、４ＭＤＲＡＭの２．５ＭＶ／ｃｍから、５　Ｍ
　Ｖ　／　ｃ　ｍに上昇してしまい、上述したように短
時間で酸化膜が破壊してしまう。そこでセルには、５Ｖ
より低い電圧を印加する方向での検討か進められている
。また一方、周辺回路を構成するＭＯＳトランジスタの
点からもアクセスタイムを速くするために、ＭＯＳトラ
ンジスタのコンダクタンスを増加させる必要があり、ト
ランジスタのゲート酸化膜としては、４ＭＤＲＡＭの２
００人から１２０人程度まで薄膜化する必要がある。つ
まり、トランジスタの点からも外部電圧を５Ｖにしてい
たのでは４ＭＤＲＡＭの２．５ＭＶ／ｃｍから４．２Ｍ
Ｖ／ｃｍと酸化膜に印加される電界は強くなり、外部電
源電圧の低正比が望まれる。

一方、ＤＲＡＭを実際に部品として使用するユサー側か
らは、５Ｖに固定して欲しいという要求がある。しかし
このことは、低電圧化の方向とは逆行する方向であり、
長期の信頼性を保障してかつ、高いトランジスタ性能を
有するように、最適に酸化膜厚を設定することは非常に
難しい問題となっている。また、ＤＣ動作では、高電界
が印加されることより、スイッチング動作過程で、発生
したホットキャリアーがゲート酸化膜中にトラップされ
、酸化膜の寿命を低下させてしまうことも考えられ、ス
イッチング動作をするトランジスタのゲート酸化膜の信
頼性が従来以上に心配される。

（発明が解決しようとする課題）この発明は前記のような点に鑑みてなされたもので、ユ
ーザー側の望む外部電源電圧で動作しつる、１６ＭＤＲ
ＡＭのような集積度の高い半導体装置とその製造方法を
提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明によるＤＲＡＭセルを有する半導体装置にあっ
ては、前記半導体装置のメモリセル以外の周辺回路部を
構成するオン・オフ動作をするＭＯＳトランジスタにお
いて、２種類以上の異なる厚さのゲート酸化膜を有する
ようにし、第１のゲート酸化膜よりも厚い第２のゲート
酸化膜を導入することで、外部電圧の印加されるＭＯＳ
トランジスタおよび、データの入出力の部分のＭＯＳト
ランジスタには、前記第２のゲート酸化膜を有するＭＯ
Ｓトランジスタを用い、前記周辺回路部内の電圧降圧手
段により外部電圧を降圧し、前記半導体装置内のメモリ
セル及び、該セル周辺回路構成素子のキャパシタおよび
、ＭＯＳトランジスタを動作させる電圧には前記降圧さ
れた電圧を使用することで、該キャパシタ、ＭＯＳトラ
ンジスタのゲート酸化膜を薄膜化および、小面積化が可
能となり、前記半導体装置の集積度を向上させる。

（作用）前記半導体装置にあっては、メモリセル以外の周辺回路
部を構成するオン、オフ動作をするＮ１０Ｓトランジス
タが、異なる厚さのゲート酸化膜を２種類以上有し、Ｍ
ＯＳトランジスタの該異なる厚さのゲート酸化膜のうち
、最も厚いゲート酸化膜を有するＭＯＳトランジスタが
、外部電圧が印加される部分および、データの入出力の
部分に使用されるようにし、また、該異なる厚さのゲト
酸化膜のうち、最も薄い酸化膜を有するＭＯＳトランジ
スタと、前記メモリセル領域のキャパシタおよびＭＯＳ
トランジスタが、前記半導体装置内のメモリセルおよび
、該セル周辺回路構成素子に使用され、前記半導体装置
のチップ上の面積の比率において、大部分を薄いゲート
酸化膜を有するＭＯＳトランジスタおよび、キャパシタ
で構成することで、半導体装置の集積度が向上する。ま
た、該ＭＯＳトランジスタを用いたメモリにおいては、
ゲート酸化膜の薄膜化によりアクセスタイムが速くなる
。

（実施例）以下、第１図および、第２図を参照して、この発明の実
施例に係わる半導体装置と、その製造方法を説明する。

第１図（ａ）乃至第１図（ｄ）は、第１の実施例装置の
製造方法を工程順に示す断面図である。

まず、第１図（ａ）において、公知の工程によりＰ型半
導体基板１上に形成された、素子分離領域２、キャパシ
タ用第１のゲート酸化膜３、キャパシタ用のゲート電極
４および、トレンチ溝１３の形成工程までの断面図を示
し、キャパシタ用の第１のゲート酸化膜３の膜厚ＴＯＸ
Ｉは、５０人とする。

第１図（ｂ）において、キャパシタ用の第１の酸化膜３
をエツチングしてゲート電極４の端部までシリコン基板
１の表面を露出させ、第ｌＭＯＳトランジスタ用の形成
領域にゲート酸化膜５を８００°Ｃの酸化雰囲気中で、
膜厚ＴＯｘ２として１２０人程度成長させる。次にＮ型
不純物を含むポリシリコンを全面に堆積してから、バタ
ーニングし、第ｌＭＯＳトランジスタ用の複数のゲート
電極６を形成する。

第１図（ｃ）において、第２Ｍ０Ｓトランジスタ用の形
成領域にある第ｌＭＯＳトランジスタ用のゲート酸化膜
５をエツチング除去し、シリコン基板１の表面を露出さ
せ、第２のＭｏ５トランジスタ用のゲート酸化膜７を８
００℃酸化雰囲気中で、膜厚Ｔｏｘ３として２００人程
変成長させる。

また、同時に、図示しないホトレジストを用いて、第ｌ
ＭＯＳトランジスタ用のゲート電極６の上面および、側
面に酸化膜７′を堆積する。次に第２のＭＯＳトランジ
スタのゲート酸化膜７上に、例えばＮ型不純物を含むポ
リシリコンにより第２のＭｏ５トランジスタ用のゲート
電極８を形成する。

その後、ソース／ドレイン拡散層となるべき領域に、ゲ
ート電極８をマスクとして用いてヒ素イオンを５Ｘ１０
１５Ｃｚ−２程度注入し、その後、９００℃の窒素雰囲
気中で、ヒ素イオンを活性化し、ソース／ドレイン拡散
層９を形成する。

第１図（ｄ）において、ＣＶＤ法により、シリコン酸化
膜１０を５０００人程度１堆積し、その後、各トランジ
スタのゲートとソース／ドレイン部分にコンタクト孔１
１を開孔し、アルミニウム配線１２を形成し、ＤＲＡＭ
セルを有する半導体装置が形成される。

このような構成によれば、例えば５ｖの外部型ｉ電圧が
印加される部分および、データ入出力部分に、最も厚い
のゲート酸化膜７を有する前記第２のＭＯＳトランジス
タを用い、前記半導体装置のメモリセル以外の内部回路
の図示しない電圧降圧手段により、外部電源電圧を例え
ば３■に降圧することにより、前記半導体装置のメモリ
セル領域および、該セル周辺回路構成素子にそれより薄
いゲート酸化膜５を有する第１のＭＯＳトランジスタを
用いることにより、前記メモリセル領域と該セル周辺回
路構成素子の集積度が向上し、前記半導体装置のチップ
上で、これらの薄いゲート酸化膜を有する素子の領域が
大部分を占める前記半導体装置が形成される。また、前
記半導体装置のチップ上において、メモリ容量を少しで
も向上させようとすることから、メモリセル領域を最大
限に取ることにより、メモリセル以外の周辺回路構成領
域は必然的に小さくなることから、この周辺回路部分て
は、最も厚い酸化膜７を有する第２のＭＯＳトランジス
タの占める領域のほうが、第１のＭＯＳトランジスタの
占める領域より大きくなる。

本発明の実施例においては、第１Ｍ０３トランジスタ領
域中に形成されたメモリセルのスイッチング・トランジ
スタのゲート酸化膜を周辺回路のＭＯ３Ｉ−ランジスタ
のゲート酸化膜と同一としたが、第３のゲート酸化膜と
同一であったと仮定してもよい。つまり、内部回路にお
いて、外部電源電圧を何段かに降圧し、その中間の電位
をワード線のレベルとして使用することも可能であり、
ゲート酸化膜に印加される電界を外部電源電圧に接続さ
れるゲート酸化膜のそれよりも小さくすることが可能で
ある。また、本発明の実施例では、第２ゲート酸化膜上
の第２ゲート電極６と、第３のゲート酸化膜上の第３の
ゲート電極８とは異なる工程で形成されるとしたが、第
２ゲート酸化、第３ゲート酸化、そして第２のゲート電
極のような工程で、同−電極下に両ゲート酸化膜を形成
してもよいことは勿論である。

次に、第２図に、本発明の第２の実施例の半導体装置の
断面図を示す。

この実施例は、公知である半導体基板上に半導体素子を
何層か積層して構成された半導体装置に係わり、前記半
導体装置において、本発明の異なる厚さのゲート酸化膜
を２種類以上有するＭＯＳトランジスタと、最も薄いゲ
ート酸化膜を有するキャパシタを導入したものである。

第２図において、下層には、２種類以上の異なる厚さの
ゲート酸化膜を有するＭｏＳトランジスタのうち、最も
薄いゲート酸化膜２０５を有する第１のＭＯＳトランジ
スタおよび、図示しないさらに薄いゲート酸化膜を有す
るキャパシタにより、メモリセル領域および、セル周辺
回路が半導体基板２０１上に形成される。さらに、下層
の半導体素子と、上層の半導体素子を絶縁する素子間絶
縁層２１４を設け、該素子間絶縁層２１４の上に、上層
の半導体の基板となる領域２１５を堆積し、下層の第１
のＭＯＳトランジスタのゲート酸化膜よりも厚いゲート
酸化膜２０７を有する第２のＭＯＳトランジスタを形成
する。上層と、下層の電気的接続はアルミニウム配線２
１７でとられ、前記上層の半導体基板となる領域２１５
を通過する際には、絶縁膜２１６により、互いに絶縁さ
れている。

このような構成によれば、外部電圧が印加される部分と
、データの入出力の部分を上層の第２のＭＯＳトランジ
スタが形成される領域に配置し、下層には、メモリセル
領域および、該セル周辺回路構成素子領域を配置するこ
とにより、下層の半導体領域の集積度を向上することが
でき、メモリセル周辺領域以外の周辺回路部が上層に配
置されることにより、第１の実施例の半導体装置より小
さいチップ面積の半導体装置が実現できる。

［発明の効果］以上のようにこの発明によれば、半導体装置の内部回路
の電圧降圧手段において、外部電源電圧を降圧すること
により、前記半導体装置の酸化膜に印加される電界を小
さくすることができ、夫々の酸化膜に印加される電圧に
対して酸化膜厚最適化を行うことにより、酸化膜厚が低
下され、酸化膜の面積も微少化され、半導体装置の集積
度を向上することができる。また、ＭＯＳトランジスタ
においては、ゲート酸化膜の薄膜化によりアクセスタイ
ムが速くなる。さらに、酸化膜の厚さが薄ければ薄いほ
ど、酸化膜に対しての信頼性も向上することから、半導
体装置の信頼性上の問題点は少なくなる。また、製造プ
ロセス上、後工程に形成する酸化膜はど、欠陥密度が高
くなり、同一電界の時の不良発生率が高くなるという問
題があるが、後工程で作った酸化膜をできるだけ厚くす
ることにより、酸化膜に印加される電界を低下すること
が可能となるので、高信頓性を達成できることになる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係イつる半導体装置
の製造方法を工程順に示した断面図で、第２図はこの発
明の第２の実施例に係わる半導体装置の断面図、５奔命
；第３図は、従来の技術により製造された半導体装置の
断面図である。１・・・・・・シリコン半導体基板、２・・・・・・フ
ィールド酸化膜、３・・・・・・第１のゲート酸化膜、
４・・・・・・第１のゲート電極、５・・・・・・第２
のゲート酸化膜、５′・・・・・第１のゲート電極上の
酸化膜、６・・・・・・第２のゲート電極、７・・・・
・・第３のゲート酸化膜、７′・・・・・・第２のゲー
ト電極上の酸化膜、８・・・・・・第３のゲート電極、
９・・・・・・ソース／ドレイン拡散層、１０・・・・
・・層間ＣＶＤシリコン酸化膜、１１・・・・・・コン
タクト孔、１２・・・・・・アルミニウム配線、１３・
・・・・・シリコン・トレンチ溝。２０１・・・・・・
シリコン半導体基板、２０５・・・・・・第１のＭＯ５
Ｉ−ランジスタのゲート酸化膜、２０６・・・・・・第
１のＭＯＳトランジスタのゲート電極、２０７・・・・
・・第２のＭＯＳトランジスタのゲート酸化膜、２０８
・・・・・・第２のＭＯＳトランジスタのゲート電極、
２０９・・・・・・ソース／ドレイン拡散層、２１０・
・・・・・下層の層間絶縁膜、２１０−・・・・・・上
層の層間絶縁膜、２１１・・・・・・コンタクト孔、２
１２・・・・・・下層のアルミニウム配線、２１２−・
・・・・・上層のアルミニウム配線、２１４・・・・・
・上層と下層を絶縁する素子間絶縁層、２１５・・・・
・・上層の半導体基板となる層、２１６・・・・・・前
記２１５とアルミニウム配線を絶縁する絶縁層、２１７
・・・・・・上層と下層を接続するアルミニウム配線、
３０１・・・・・・シリコン半導体基板、３０２・・・
・・・フィールド酸化膜、３０３・・・・・・第１のゲ
ート酸化膜、３０４・・・・・・第１のゲート電極、３
０５・・・・・・第２のゲート酸化膜、３０５′・・・
・・・第１のゲート′電極上の酸化膜、３０６・・・・
・・第２のゲト電極、３０９・・・・・・ソース／ドレ
イン拡散層、３１０・・・・・・層間ＣＶＤシリコン酸
化膜、３１１・・・・・・コンタクト孔、３１２・・・
・・・アルミニウム配線、３１３・・・・・・シリコン
・トレンチ溝。Ｑｌ・・・・・・メモリセルのスイッチング・トランジ
スタ、Ｑ２・・・・・・薄いゲート酸化膜を有する周辺
回路構成トランジスタ、Ｑ３・・・・・・最も厚いゲー
ト酸化膜を有する周辺回路構成トランジスタ。第図ＭＩＭＯＳトランジスタ領域第図

Claims

【特許請求の範囲】

（１）１つのトランジスタ、１つのキャパシタにより形
成されるダイナミック・ランダム、アクセス・メモリ（
以下、ＤＲＡＭと略称する。）セルを同一基板上に有す
る半導体装置において、ＤＲＡＭセルのキャパシタ・ゲ
ートを形成している第１のゲート絶縁膜とは異なる膜厚
で、かつ、ＤＲＡＭのメモリセルのスイッチング、トラ
ンジスタ以外のオン、オフ動作をするＭＯＳトランジス
タにおいて、異なる膜厚のゲート絶縁膜が２種類以上存
在し、該ＭＯＳトランジスタのゲート絶縁膜中、最も薄
いゲート絶縁膜の総面積が、最も厚いゲート絶縁膜の総
面積よりも大きいことを特徴とする半導体装置。
（２）前記ＭＯＳトランジスタのゲート絶縁膜中、最も
厚いゲート絶縁膜を有するＭＯＳトランジスタがデータ
入出力回路部および、外部電源電圧が印加される部分に
使用されていることを特徴とする請求項（１）記載の半
導体装置。
（３）前記半導体装置のゲート絶縁膜中、最も薄いゲー
ト絶縁膜が、ＤＲＡＭメモリセル領域および、セル周辺
回路用素子形成領域に使用されていることを特徴とする
請求項（１）記載の半導体装置。
（４）１つのトランジスタおよび、１つのキャパシタに
より形成されるＤＲＡＭのメモリセルのキャパシタ用第
１のゲート絶縁膜を形成する工程と、前記キャパシタ用
第１のゲート絶縁膜上にキャパシタ用第１のゲート電極
を形成する工程と、ＤＲＡＭのメモリセルのスイッチン
グ・トランジスタ以外のオン、オフ動作をする第１のＭ
ＯＳトランジスタの第２のゲート絶縁膜を形成する工程
と、前記第２のゲート絶縁膜上に第２のゲート電極を形
成する工程の後、ＤＲＡＭのメモリセルのスイッチング
、トランジスタ以外のオン、オフ動作をする第２のＭＯ
Ｓトランジスタの第３のゲート絶縁膜を前記第２のゲー
ト絶縁膜より厚く形成する工程と、前記第３のゲート絶
縁膜上に、第３のゲート電極を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。
（５）前記第２のゲート絶縁膜の総面積が、前記第３の
ゲート絶縁膜の総面積より大きいことを特徴とする請求
項（４）記載の半導体装置の製造方法。
（６）１つのトランジスタ、１つのキャパシタにより、
形成されるＤＲＡＭセルを同一基板上に有する半導体装
置で、素子形成領域が少なくとも２層以上積層されて形
成される前記半導体装置において、ＤＲＡＭセルのキャ
パシタゲートを形成している第１のゲート絶縁膜とは異
なる膜厚で、かつ、ＤＲＡＭセルのメモリセルのスイッ
チング・トランジスタ以外のオン、オフ動作をするＭＯ
Ｓトランジスタにおいて、異なる膜厚のゲート絶縁膜が
２種類以上存在し、最も下の層に、最も薄いゲート絶縁
膜を有する素子が形成され、最も上の層に、最も厚いゲ
ート絶縁膜を有する素子が形成されてなることを特徴と
する半導体装置。
（７）前記ＭＯＳトランジスタのゲート絶縁膜中、最も
厚いゲート絶縁膜がデータ入出力回路部および、外部電
圧が印加される部分に使用されていることを特徴とする
請求項（６）記載の半導体装置。
（８）前記半導体装置のゲート絶縁膜中、最も薄いゲー
ト絶縁膜がＤＲＡＭメモリセル領域および、セル周辺回
路用素子形成領域に使用されていることを特徴とする請
求項（７）記載の半導体装置。