JPH01220996A

JPH01220996A - 高速位相合せ回路

Info

Publication number: JPH01220996A
Application number: JP63044264A
Authority: JP
Inventors: Akihiko Enomoto; 昭彦榎本; Takashi Koga; 古賀　隆史; Minoru Yoneda; 稔米田; Hiroshi Obata; 宏小畠
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1989-09-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばディスクやテープなどの記録媒体に
記録されたビデオ信号を再生する装置に使用して有効な
高速位相合せ回路に関する。

（従来の技術）ビデオテープレコーダやレーザーディスクに記録された
ビデオ信号を再生し処理する場合、ビデオ信号のクロマ
信号（特にバースト信号）と処理回路内部で発生してい
る基準信号（３，５８ＭＨ２）との位相関係を一定に維
持されることが必要である。

そこで、通常は、第５図に示すような位相制御手段をビ
デオ信号系路に設けてビデオ信号と基準信号との位相合
せを行なっている。

入力端子１１のビデオ信号は、出力端子１２に導出され
ると共に同期分離回路１３に供給される。

同期分離回路１４は、入力ビデオ信号から水平同期信号
を分離して、これを遅延させパーストゲートパルスを発
生し、パーストゲート回路１４に供給する。パーストゲ
ート回路１４で抽出されたバースト信号は、位相比較器
１５の一方に供給される。位相比較器１６の他方には、
水晶を用いた電圧制御発振器１６からの基準信号が供給
されている。そして、位相検波器１６で得られた位相誤
差情報は、低域フィルタ１７を介して、電圧制御発振器
１６の制御端子に与えられる。

これにより、電圧制御発振器１６の発振周波数は、入力
ビデオ信号のカラーバースト信号に位相同期し、出力端
子１８に出力される。つまり、出力端子１２のビデオ信
号のバースト信号と出力端子１８との基準信号との位相
が合せられることになる。

（発明が解決しようとする課題）しかしながら、上記の位相合せ回路によると、低域フィ
ルタを用いたフィードバックループを採用しているため
に第６図に示すように、ビデオ信号の不連続の後では、
電圧制御発振器１６の制御電圧が安定するまでに時間が
かかるという問題がある。また、基準信号とバースト信
号との周波数は合っていても、位相が合っていないと、
−皮屑波数をずらして位相合せを行なう必要があり時間
がかかる。

そこでこの発明は、カラーバースト信号と基準信号との
位相合せを高速で得ることができ、特に特殊再生等が行
われた場合にも画像の色乱れを最少限にすることができ
る高速位相合せ回路を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は、ｎ　ｆ　ｓｃ（ｆ　ｓｃ：カラーサブキャ
リア周波数）でサンプリングされ量子化されたビデオ信
号の中からバースト信号を抽出し、一方、ｎｆｓｃの基
準発振信号を分周してｆｓｃの周波数にし、この基準信
号と前記バースト信号との位相を比較し誤差情報を得る
。そしてこの位相比較手段からの誤差情報に応じて前記
ビデオ信号の遅延量を制御して導出するようにしたもの
である。

（作用）上記の手段により、フィードフォワード形式により基準
信号の位相を制御するというよりも、ビデオ信号の位相
を制御しており高速で位相合せを得ることができる。

（実施例）以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、入力端子２１のビ
デオ信号は、遅延部２２において位相誤差情報に基づき
遅延され出力端子２３に導出される。

さらにビデオ信号は、同期分離回路２４に供給される。

同期分離回路２４は、水平同期信号を分離してこれを遅
延しパーストゲートパルスを作成し、パーストゲート回
路２５に供給する。パーストゲート回路２５で抽出され
たバースト信号は、位相比較器２６の一方に供給される
。

位相比較器２６の他方には、水晶を用いた基準信号発生
器２７からの安定した基準信号（３，５８ＭＨｚ）が供
給されている。位相比較器２６で得られた位相誤差情報
は、先の遅延部２２の制御端子に供給され、ビデオ信号
の遅延量を制御する。遅延部２２は、例えば位相の異な
る複数のビデオ信号を用意しており、位相誤差情報の内
容に応じて適切な位相のビデオ信号を選択して導出する
。

これにより、基準信号に対して、出力端子２３のビデオ
信号は所定の位相に高速で合せられることになる。よっ
て、端子２８に得られる基準信号を用いて後段の信号処
理回路で使用する場合にも、クロマ信号との位相関係は
安定している。

第２図は上記の回路の動作を説明するために示した信号
波形図であり、ビデオ信号が例えば特殊再生などにより
不連続となり再度スタートした場合、バースト信号期間
Ｔで位相誤差情報の検出が行われる。そしてこの情報に
基づき高速で遅延部２２が制御され遅延量τを設定され
る。これにより、常に基準信号とバースト信号との位相
は所定の関係に維持されることになる。

第３図は、この発明を適用した信号処理回路の例である
。

入力部３０には例えばＮＴＳＣのアナログビデオ信号が
入力されアナログデジタル変換器３１に導かれる。アナ
ログデジタル変換器３１では、その駆動クロックパルス
として電圧制御発振器３９からの発振出力を位相シフト
回路４１に通して用いている。アナログデジタル変換さ
れたビデオ信号は、入力の時間軸変動に追従してデジタ
ル化されており、メモリ３２に記憶される。メモリ３２
は、入力ビデオ信号の時間軸変動に追従して書込みアド
レスを発生する書込みアドレス発生回路３３により書込
みアドレスが制御される。メモリ３２の読出しアドレス
は、水晶発振器からの安定した発振出力により駆動され
て読出しアドレスを発生する読出しアドレス発生回路３
４により制御される。読み出されたデジタルビデオ信号
は、やはり水晶発振器からの安定したクロックパルスで
駆動されるデジタルアナログ変換器においてアナログビ
デオ信号に変換され出力部に導出される。

これにより出力部には時間軸補正された安定したビデオ
信号を得ることができる。

ところで、本システムでは、アナログデジタル変換器３
１において、アナログビデオ信号の時間軸変動があれば
、これに追従してクロックパルスの位相が制御される。

これにより、デジタル化する場合のサンプル点は、相対
的には時間軸変動の無いものと同じである。

そのために駆動クロックパルスを制御する手段が設けら
れている。

即ち、人力ビデオ信号は、同期分離回路３５に供給され
る。同期分離回路３５は、水平同期信号ＨＤを分離して
これを位相比較器３６に供給する。

位相比較器３６．低域フィルタ３７、加算器３８、電圧
制御発振器３９１分周器４０による閉ループは、位相ロ
ックループを形成している。すなわち、位相比較器３６
は、水平同期信号ＨＤと分周器４０からの出力（水平周
波数）を位相比較し、その位相誤差を低域フィルタ３７
で平滑し、加算器３８を介して電圧制御発振器３９の周
波数制御端子に供給する。これにより、電圧制御発振器
３９の発振周波数は、入力ビデオ信号の水平同期信号に
位相同期することになる。つまり入力ビデオ信号が時間
軸変動のためにその水平同期信号にジッタが生じると、
それに応じて、電圧制御発振器３９の発振出力も追従す
ることになる。

次に、上記電圧制御発振器３９の発振出力は、位相シフ
ト回路４１を介してアナログデジタル変換器３１のクロ
ックパルスとして利用されるのであるが、さらに細かい
精度の時間軸変動補正が行われる。

即チ、アナログデジタル変換器３１の出力ノウち、デジ
タルバースト信号は、パーストゲート回路４３にて抽出
される。パーストゲート回路４３のゲートタイミングは
、同期分離回路４２からのバーストフラッグにより制御
される。バーストフラッグは、先の同期分離回路３５か
ら得ても良い。

抽出されたバースト信号は、バースト位相エラー検出部
４５に入力される。このバースト位相エラー検出部４５
で検出されたバースト位相誤差情報のうち、低域成分は
低域フィルタ４６を介して加算器３８に供給され位相同
期ループの制御電圧に加算される。これにより、位相ロ
ックループは、水平同期信号に位相同期するとともに更
にバースト信号の位相に対しても追従して細かい同期状
態に成る。そして、更にバースト位相エラー検出部４５
で検出されたバースト位相誤差情報のうち高域成分は、
位相シフト回路４１の移相量を制御するために用いられ
る。位相シフト回路４１は、位相の異なる複数のクロッ
クパルスを予め用意しており、バースト位相エラー検出
部４５からの出力に応じて適切な位相のクロックパルス
を選択して導出する。

これによりアナログデジタル変換の為のサンプリングク
ロックパルスは、入力信号に高精度で追従し、相対的に
は時間軸変動の無い状、態で入力ビデオ信号を量子化す
ることになる。

アナログデジタル変換されたデジタルビデオ信号は、位
相シフト回路４１の出力により駆動される書込みアドレ
ス発生回路３３が発生するアドレスに基づきメモリ３３
２に格納される。サンプル点の間隔は、時間軸変動に追
従して変化するので、必ずしも等間隔ではないが、メモ
リ３３から読み出すときに、正確な間隔で読み出すこと
により、時間軸変動の無い出力ビデオ信号を得ることが
できる。

メモリ３２の出力は、高速位相合せ回路６０に入力され
る。

高速位相合せ回路６０は、複数のシフトレジスタロ１，
６２．６３を直列接続しており、メモリ３２の出力及び
レジスタ６１，６２．６３の出力は、セレクタ６４に供
給される。セレクタ６４は、メモリ３２の出力、レジス
タ６１，６２．６３の出力のうちいずれか１つを選択し
て導出するもので、その選択動作は、位相検波器６７の
出力により制御される。

位相検波器６７は、メモリ３２から読み出されたビデオ
信号のバースト位相と、基準発振器５１からの出力を分
周した基準信号の位相との誤差を検出している。即ち、
メモリ３２からの読出しデータは、時間軸変動は補正さ
れているが、読み出しタイミングとバースト位相との関
係は、必ずしも最良の状態ではない場合がある。したが
って、読み出しの基準を示す発振信号（４ｆｓｃ）を分
周器６６で分周したｆｓｃの基準信号と、パーストゲー
ト回路６５で抽出したバースト信号との位相誤差を検出
し、セレクタ６４において、最良の位相関係にあるビデ
オ信号を得るようにしている。例えば、基準信号に対し
て、バースト信号の位相が第４図に示すように■、■、
■、■であれば、■のバースト信号を選択する。

セレクタ６４の出力は、やはり基■発振器５１の出力を
駆動クロックパルスとするデジタルアナログ変換器５２
によりアナログビデオ信号に変換される。

［発明の効果コ以上説明したようにこの発明によれば、カラーバースト
信号と基準信号との位相合せを高速で得ることができ、
特に特殊再生等が行われた場合にも画像の色乱れを最少
限にすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示した信号波形図、
第３図はこの発明の使用例を示す回路図、第４図は第３
図の回路動作を説明するために示した信号波形図、第５
図は従来の位相合せ回路を示す図、第６図は第５図の回
路動作を説明するために示した信号波形図である。２２・・・遅延部、２４・・・同期分離回路、２５・・
・パーストゲート回路、２６・・・位相比較器、２７・
・・基準信号発生器、２２・・・遅延部、５１・・・基
準発振器、６０・・・位相合せ部、６１，６２．６３・
・・シフトレジスタ、６４・・・セレクタ、６５・・・
パーストゲート回路、６７・・・位相検波器。出願人代理人　弁理士　鈴江武彦第４図

Claims

【特許請求の範囲】

ｎｆｓｃ（ｆｓｃ：カラーサブキャリア周波数）でサン
プリングされ量子化されたビデオ信号の中からバースト
信号を抽出するバースト抽出手段と、ｎｆｓｃの基準発
振信号を分周してｆｓｃの周波数にし、この基準信号と
前記バースト信号との位相比較し誤差情報を得る位相比
較手段と、この位相比較手段からの誤差情報に応じて前
記ビデオ信号の遅延量を制御して導出する遅延手段とを
具備したことを特徴とする高速位相合せ回路。