JPH01222345A - 部分書込みアクセスのマージ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ｌ乃至複数のアクセス元装置と１乃至複数の主記憶装置
とが複数の各系毎に設けられ、自系アクセス元装置から
の自系主記憶装置に対するアクセス及び他系アクセス元
装置からの自系主記憶装置に対するアクセスを制御する
各系毎に設けられた記憶制御装置において、同じ自系ア
クセス元装置から他系の主記憶装置の同一アドレスへの
部分書込みアクセスが所定時間内に連続して発生した場
合の部分書込みアクセスのマージ制御方式に関し、自系
アクセス元装置からの部分書込みアクセスが他系の主記
憶装置へのアクセスであっても自系の記憶制御装置にお
いて後続の部分書込みアクセスについてマージ制御を実
行する部分書込みアクセスのマージ制御方式を提供する
ことを目的とし、自系記憶制御装置において自系アクセ
ス元装置から他系主記憶装置への後続部分書込みアクセ
スのマージ可能状態検出部を設け、そのマージ可能状態
検出部でマージ可能状態を検出すると後続部分書込みア
クセスにマージ可能状態信号を付して他系記憶制御装置
に送り、他系記憶制御装置ではその信号を検出すると先
行部分書込みアクセスが主記憶装置に送出されてから所
定の時間内である事を判別した時は後続アクセスにマー
ジアクセスフラグ信号を付加してマージアクセスとして
他系主記憶装置へ送出し、その主記憶装置でマージ操作
ができるよう構成する。

［産業上の利用分野］ 本発明は、ｌ乃至複数のアクセス元装置と１乃至複数の
主記憶装置とが複数の各系毎に設けられ、自系アクセス
元装置からの自系主記憶装置に対するアクセス及び他系
アクセス元装置からの自系主記憶装置に対するアクセス
を制御する各系毎に設けられた記憶制御装置において、
同じ自系アクセス元装置から他系の主記憶装置の同一ア
ドレスへの部分書込みアクセスが所定時間内に連続して
発生した場合の部分書込みアクセスのマージ制御方式に
関する。

近年主記憶装置の大容量化と主記憶装置にアクセスする
ＣＰＵ　（中央処理装置）　、ＣＨＰ　（チャネルプロ
セッサ）等のアクセス元装置の数が増大する傾向があり
、ｌ乃至複数のアクセス元装置と１乃至複数の主記憶装
置を複数の各系毎に設け、それぞれの系に対応して記憶
制御３ｖｔを設け、他系の主記憶装置へのアクセスは記
憶制御装置の間を介して行われる。

ところで、主記憶装置では、記憶制御装置から送出され
る各アクセス（ロード、ストア等）をパイプラインによ
り順次実行して高速化を達成している。そして、主記憶
装置へのアクセスの中に部分書込みアクセスがあり、こ
れは主記憶装置において、アドレスで示される記憶位置
の成るデータを読出して、そのデータ中の一部を与えら
れた部分ストアデータにより書換え、再び元の記憶位置
に格納する機能を実行するアクセスである。この部分書
込みアクセスが同じアクセス元装置から同じ主記憶装置
の同一アドレスへ所定間隔内に連続して発生した場合に
、先行する部分書込みアクセスによりデータの読出しを
行い、部分ストアデータで書換え、元の記憶位置ヘスド
アした後、後続する部分書込みアクセスにより再び同じ
アドレスから読出して部分書込みの処理を行うことは非
効率的である。

それを解決するために、アクセス元装置から主記憶装置
の同一アドレスへ所定の間隔内に続けて部分書込みアク
セスが発生した場合は、先行するアクセスによる読出し
データと先行するアクセスのストアデータと後続するア
クセスのストアデータを併合（マージ操作）した後その
内容によりストアを行うように記憶制御装置で制御する
方式が考えられる。

ところが、その方式ではアクセス元装置が属する系とア
クセス先である主記憶装置が属する系が異なる場合に問
題がありその改善が望まれていた。

［従来の技術］ システム構成図を第３図に示す。

第３図には０系と１系の２つの系に分かれた場合の構成
が示され、０系にはアクセス元装置を表すユニット０〜
２、記憶制御装置０　（ＭＣＵＯで表示：　Ｍｅｍｏｒ
ｙ　Ｃｏｎｔｒｏｌ　Ｌｌｎｉｔ））および主記憶装置
０．１　（ＭＳＵｏ、１で表示：　ＭａｉｎＳｊｏｒａ
ｇｅ　Ｕｎｉｔ）とが属し、１系にはユニット３〜５、
ＭＣＵＩ、ＭＳＵ２，３とが属す。

このシステムにおいて、アクセス元装置０〜５（具体的
にはＣＰＵ：中央処理装置や、ＣＨＰ：チャンネルプロ
セッサである）は主記憶装置ＭｓＵＯ〜３に対してアク
セスすることができる。

例えば、アクセス元装置のユニット０から主記憶装置へ
のアクセスが発生すると、同じ系のＭＣＵＯにアクセス
が送出され、そのＭＣＵＯにおいてアドレスを識別し、
自系のＭＳＵＯへのアクセスであれば第３図の■の経路
で示すように、そのＭＣＵＯから指定されたＭＳＵＯに
対しアクセスを送出するが、他系のＭＳＵ２へのアクセ
スである場合は、第３図の■の経路で示すようにＭＣＵ
間を接続するインクフェイスを介して他系のＭＣＵｌへ
そのアクセスを送り、他系のＭＣＵｌにおいて指定され
たＭＳＵ２に対してアクセスを送出する。なお、上記シ
ステムの各ＭＣＵの回路構成は同じである。

上記システム中の記憶制御装置（ＭＣＵ）において、部
分書込みアクセスのマージ制御を行うための従来の構成
図を第４図に示す。

第４図において４１−０、ｌおよび４２−０、ｌは自系
アクセス元装置のアクセスを受取るためのレジスタ、４
３−１．２はセレクタ（ＳＥＬで表示）、４４．４５は
自系主記憶装置の先行する部分書込みアクセスを保持す
るためのレジスタ、４６−１〜４６−４は比較器、４７
はアクセス選択条件をベースとして優先順位を作成し、
これをもとにしてアクセスを選択させる優先順位回路、
４８−１．４８−２はアクセス選択回路、４９は他系の
ＭＳＵアクセスを他系ＭＣＵへ送出するためのレジスタ
、５０は自系ＭＳＵへアクセスを送出するためのレジス
タ、５１−１〜ｎはＭＣＵ内に設けられた各種制御回路
（第４図に示されてない）にアクセス情報を提供するロ
ーカルパイプライン（ＬＰで表示）、６０−０〜６０−
３は他系のＭＣＵから送られたアクセスを受取るための
インタフェイスレジスタ、６１−０〜６１−２は他系の
ＭＣＵから送られてきた先行する自系ＭＳＵ用部骨部分
書込クセスを保持する他系のアクセス元装置毎のレジス
タ、６２−０〜６２−１１は比較器、である、なお、自
系アクセス元装置からのアクセスを受取るレジスタ及び
他系ＭＣＵからのアクセスを受取るレジスタには、主記
憶装置用アドレス変換後の情報（ＭＣＵＩＤ、ＭＳＵＩ
Ｄ等）も設定される。

第３図及び第４図を元にして従来の構成による動作を説
明する。

■初めに自系アクセス元装置から自系の主記憶装置への
部分書込みアクセスが連続して発生した場合につき説明
する。具体的に、第３図の■に示すようにユニット０（
０系アクセス元装置）からＭＳＵＯ（０系主記憶装置）
へ部分書込みアクセスが所定時間内に続けて発生したと
する。

０系（自系）記憶制御装置において、先行する部分書込
みアクセスはユニット０用に設けられたレジスタ４１−
０．１の内の空き状態のレジスタにセントされる。仮に
、レジスタ４１−０にセントされたものとする。このセ
ットされたアクセス内容について優先順位回路４７は、
セットされているＭＣＵＩ　Ｄを元にして０系ＭＳＵへ
のアクセスか１系ＭＳＵへのアクセスかの識別をすると
ともに部分書込みアクセスかどうか等の識別もする（以
降、これを優先順位回路の識別動作という）。

この結果、０系ＭＳＵへの部分書込みアクセスであると
識別され、優先順位回路においてこのアクセス（レジス
タ４ｌ−０）を０系ＭＳＵへ送出してもよい条件が成立
すると優先順位回路４７によりアクセス選択回路４８−
１　　（Ｏ系ＭＳＵの選択回路）に選択指示が行われ、
アクセス選択回路４８〜１はレジスタ４１−０のアクセ
スを選択しそのアクセス内容（オペレーションコード、
アドレス、ストアデータ等で構成する）Ｏ系主記憶装置
（ＭＳＵＯ）へ送出するためのレジスタ５０に設定され
るとともにローカルパイプライン５１の初段にセットさ
れる。

それと同時に優先順位回路４７は今選択されたアクセス
が先行する部分書込みアクセスであると判定したならば
レジスタ４１−０よりそのアクセスアドレスとオペレー
ションコードを０系主記憶装置のための先行部分書込み
アクセス用レジスタ４４に設定する。その際、レジスタ
４４にはバリッド（有効）を表すビン）Ｖが立てられ、
そのバリッドビットにより比較器４６−１．４６−２が
能動状態に設定される。

更に、マージアクセスフラグ作成回路５２ヘユニツト０
の先行部分書込みアクセスが０系主記憶装置へ送出され
た事を通知する。これは後で、ユニット０の先行部分書
込みアクセスとユニットＯの後続部分書込みアクセスの
時間差を判断するためである。

同じアクセス元装置（ユニット０）から送られてきた後
続のＯ基土記憶装置用部分書込みアクセスはレジスタ４
１−０、ｌのいずれか空いている側にセントされ、レジ
スタ４４にセットされた内容と比較器４６−１または４
６−２において比較されるとともに優先順位回路の識別
動作が行われる。比較の結果、アドレスとオペレーショ
ンコードが一致した時は、比較器からアクセス元装置に
対応するマージ可能状態信号がマージアクセスフラグ作
成回路５２へ送出される。マージアクセスフラグ作成回
路５２ではこの信号を参照した時、マージ処理可能な状
Ｂ（先行部分書込みアクセスと後続部分書込みアクセス
が主記憶装置へ送出されて所定の時間内である事を判断
）である事を認識したならば、アクセス元装置（ユニッ
ト０）対応のマージアクセスフラグ信号をオン状態にし
、優先順位回路４７の選択条件（送出条件）の一部とし
て、その回路へ送出する。

優先順位回路４７において後続部分書込みアクセスの選
択条件が成立すると、その回路はアクセス選択回路４８
−１へ選択指示を出力し、その指示を受取った選択回路
は後続０系主記憶装置用部分書込みアクセスにユニット
０対応のマージアクセスフラグ信号を付加してマージア
クセスとして０系主記憶装置（ＭＳＵＯ）へ送出するた
めのレジスタ５０へ設定し送出する。

０系主記憶装置ｆ（ＭＳＵＯ）ではそのマージアクセス
フラグ信号を検出すると、先行部分書込みアクセスによ
る書込みデータと後続部分書込みアクセス（マージアク
セス）による書込みデータとθ系主記憶装置（ＭＳＵＯ
）からの読出しデータを併合する。

■次に自系のアクセス元装置から他系の主記憶装置への
部分書込みアクセスが連続した場合について説明する。

具体的には第３図の■に示すようにユニットＯ（Ｏ系ア
クセス元装置）からＭＳＵ２（１系主記憶装置ｆ）への
アクセスが連続したとする。

Ｏ光記憶制御装置において、レジスタ４１−０、ｌの何
れかにセットされたアクセスは優先順位回路４７の識別
動作により調べられｌ系主記憶装置の部分書込みアクセ
スであることを識別する。

後に優先順位回路４７においてこのアクセスを１系記憶
制御装置へ送出しても良い条件が成立すると、その回路
はアクセス選択回路４８−２を指示してこのアクセスを
選択させ、ｌ光記憶制御装置ＭＣＵへ送出するためのレ
ジスタ４９より送出される。

１系記憶制御装置において、Ｏ光記憶制御装置（ＭＣＵ
Ｏ）より送られてきたこのアクセスは第４図の構成にあ
る他系ＭＣＵからのアクセス受取り用インタフェイスレ
ジスタ６０−０〜３の空いている１つに設定される。こ
のアクセスが仮にレジスタ６０−０にセットされている
とする。このアクセスは優先順位回路４７の識別動作に
よりｌ系主記憶装置（ＭＳＵ２）への部分書込みアクセ
スであると識別される。優先順位回路４７においてこの
アクセスを１系主記憶装置（ＭＳＵ２）への送出しても
良い条件が成立すると、この６〇−〇の部分書込みアク
セスを選択するようにアクセス選択回路４８−１に指示
する。

このアクセス選択回路４８−１はこのレジスタ６０−０
の部分書込みアクセスを選択して、１系主記憶装置（Ｍ
ＳＵ２）へ送出するためのレジスタ５０に設定し、送出
する（ＬＰＩにもセットされる）。

これと同時に優先順位回路４７は今選択されたアクセス
が先行する部分書込みアクセスであると判定したら、レ
ジスタ６０−０よりそのアクセスアドレスとオペレーシ
ョンコードおよびθ系のアクセス装置ＩＤ番号（ユニッ
ト番号０）をθ系のアクセス元装置対応に持つ１系主記
憶装置用の先行部分書込みアクセス用レジスタ６１−０
〜２の内の６ｌ−０（仮にユニット０専用とする）に設
定する。

更に、マージアクセスフラグ作成回路５２へ０系アクセ
ス元装置であるユニット０からの先行部分書込みアクセ
スがＭＳＵ２へ送出された事を通知する。

０系記憶制御装置において後続して同じアクセス元装置
（ユニット０）から送られてきたｌ系主記憶装置用部分
書込みアクセスは先に述べた先行部分書込みアクセスと
同様の制御を受けて、ｌ系記憶制御装置へ送出される。

１系記憶制御装置においてＯ系記憶制御装置より送られ
てきたこのアクセスはレジスタ６０−０〜３の空いてい
る１つに設定され（仮に６０−０に設定されているとす
る）、その内容は比較器６２−０〜１１において有効な
レジスタ６１−θ〜２の全ての内容と比較されるととも
に優先順位回路４７の識別動作が行われる。

比較の結果、−敗した時比較器から０系側のアクセス元
装置に対応するマージ可能状態信号がマージアクセスフ
ラグ作成回路５２へ送出される。

マージアクセスフラグ作成回路ではこの信号を参照した
時、マージ処理可能な状態（先行部分書込みアクセスが
主記憶装置へ送出されて所定の時間内である事を判断）
である事を認識したならば、他系ＭＣＵからのアクセス
受取用インターフェイスレジスタ（６０−０）対応のマ
ージアクセスフラグ信号をオン状態にし、優先順位回路
４７の選択条件の一部としてその回路へ送出する。　優
先順位回路４７において、後続部分書込みアクセスの選
択条件が成立すると、その回路よりアクセス選択回路４
８−１へ選択指示が出され、その指示を受取ったアクセ
ス選択回路４８−１により、後続する１系主記憶装置用
部分書込みアクセス（６０−０）にマージアクセス信号
が付加されて、マージアクセスとしてレジスタ５０へ設
定され、１系記憶制御装置に接続されている主記憶装置
（ＭＳＵ２）へ送出されて主記憶装置（ＭＳＵ２）にお
いてマージ操作が行われる。

なお、アクセス元装置からアクセスを受取るレジスタ４
１−０．１，４２−０．１や他系記憶制御装置からアク
セスを受取るレジスタ６０−０〜３は各記憶制御装置内
のリセット制御回路よりリセットされる。

先行部分書込みアクセス用のアクセスアドレスやオペレ
ーションコード等を保持するレジスタ（４４，４５，６
１−０〜２）は各記憶制御装置内のローカルパイプライ
ンによりリセットされる。

［発明が解決しようとする課Ｎ］ 上記に示したように従来の自系記憶制御装置（自系アク
セス元装置）からの他系主記憶装置用部分書込みアクセ
スの÷−ジ制御方式によれば、上記の第３図の■につい
ての説明から、他系記憶制御装置において自系記憶制御
装置に接続されるアクセス元装置の台数が増大するのに
つれて自系記憶制御装置の自系アクセス元装置対応に持
つ他系主記憶装置用部分書込みアクセス用レジスタの数
も増やさなければならない、そのため先行部分書込みア
クセスと後続部分書込みナクセスの比較を行う回路のゲ
ートやゲート段数が増えるという欠点があり、またその
欠点により時間的な問題も生じ、マシンサイクル等の関
係から優先順位回路等の動作に影響を与えるという問題
があった。

本発明は自系アクセス元装置からの部分書込みアクセス
が他系の主記憶装置へのアクセスであっても自系の記憶
制御装置において後続の部分書込みアクセスについてマ
ージ制御を実行する部分書込みアクセスのマージ制御方
式を提供することを目的とする。　　　・ ［課題を解決するための手段］ 本発明の基本的構成図を第１図に示す。

第１図において、１０．１１は自系のアクセス元装置か
らのアクセス受取用レジスタ、１２−１〜１２−４は他
系記憶制御装置を介して送られた他系アクセス元装置の
アクセス受取用レジスタ、１３は自系アクセス元装置０
からのアクセスの中で自系の主記憶装置への先行する部
分書込みアクセスと後続する部分書込みアクセスの一致
状態（マージ可能状ａ）を検出する自系マージ可能状態
検出部、１４は自系アクセス元装置０から他系の主記憶
装置への先行する部分書込みアクセスと後続する部分書
込みアクセスの一致状ａ（マージ可能状態）を検出する
他系マージ可能状態検出部、１５は優先順位制御部、１
６はアクセス選択部、１７は自系主記憶装置（ＭＳＵ）
へのアクセス送出用レジスタ、１８は他系の記憶制御装
置へのアクセス送出用レジスタ、１９は自系マージ可能
状態検出部１４からの一致状態信号（マージ可能状態信
号）または他系記憶制御装置からのアクセスを受取るレ
ジスタ１２−１〜４のアクセス内の一致状態信号（マー
ジ可能状態信号）と先行部分書込みアクセスが主記憶装
置へ送出された時通知される情報により、マージアクセ
スフラグを作成するマージアクセスフラグ作成部を表す
。

本発明は、自系記憶制御装置において自系アクセス元装
置から他系主記憶装置への後続部分書込みアクセスのマ
ージ可能状態検出部を設け、そのマージ可能状態検出部
でマージ可能状態を検出すると後続部分書込みアクセス
にマージ可能状態信号を付して他系記憶制御装置に送り
、他系記憶制御装置ではその信号を検出すると先行部分
書込みアクセスが主記憶装置に送出されてから所定の時
間内である事を判別した時は後続アクセスにマージアク
セスフラグ信号を付加してマージアクセスとして主記憶
装置へ送出し、その主記憶装置でマージ操作ができるよ
うに制御するものである。

［作用］ 第１図及び第３図をもとにして、本発明の基本的構成に
よる動作を説明する。

（１）、自系アクセス元装置から自系主記憶装置への部
分書込みアクセスが所定時間内に連続して発生した場合
につき説明する。

具体的には第３図の■に示すようにユニット０（自系ア
クセス元装置）からＭＳＵＯ（自系主記憶装置）へ部分
書込みアクセスが所定時間内に連続して発生したとする
。

０系記憶制御装置において先行部分書込みアクセスはま
ずレジスタ１０に設定され、優先順位制御部１５の識別
動作により部分書込みアクセスであることが識別され、
後に優先順位制御部１５においてこのアクセスの選択条
件が成立すると、その制御部分からアクセス選択部１６
への指示出力１５１　（第１図には多数の指示出力をま
とめて図示しであるが、その内の１つ）により、ゲート
１６２を介してレジスタ１７に設定されるとともにアク
セス内容（レジスタ１０の内容）は優先順位制御部１５
によって自系マージ可能状態検出部１３内の保持手段１
３１に設定される。

更に、優先順位制御部１５はマージアクセスフラグ作成
部１９へ０系□アクセス元装置であるユニット０からの
先行部分書込みアクセスが０系（自系）主記憶装置（Ｍ
ＳＵＯ）へ送出されたことを通知する。

後続の部分書込みアクセスがレジスタ１０に設定される
と自系マージ可能状態検出部１３の比較手段１３２にお
いて先行の０系主記憶装置への部分書込みアクセスを保
持している保持手段１３１の内容と比較されるとともに
優先順位制御部１５において識別動作が行われる。

比較の結果、比較手段１３２からアクセス元装置対応の
マージ可能状態信号がマージアクセスフラグ作成部１９
へ送出される。マージアクセスフラグ作成部１９ではこ
の信号を参照した時マージ処理可能な状Ｂ（先行部分書
込みアクセスが主記憶装置に送出されてから所定の時間
内である事）であることを認識すると、アクセス元装置
対応のマージアクセスフラグ信号をオン状態にし、優先
順位制御の選択条件の一部として、優先順位制御部１５
へ送出する。

優先順位制御部１５において後続部分書込みアクセスの
選択条件が成立すると、そこからアクセス選択部１６へ
出力される指示出力１５１によりゲート１６１を介して
レジスタ１７に後続する０系主記憶装置への部分書込み
アクセスにマージアクセス信号を付加したものを設定し
、０系主記憶装置（ＭＳＵＯ）へ送出される。

（２）、自系アクセス元装置０から他系主記憶装置への
部分書込みアクセスが所定時間内に連続して発生した場
合につき説明する。

具体的には第３図の■に示すようにユニット０（Ｏ系ア
クセス元装置）からＭＳυ２（１系主記憶装置）へのア
クセスが連続したとする。

０系記憶制御装置において先行部分書込みアクセスはま
ずＯ系アクセス元装置に対応して設けたレジスタ１０に
設定され、優先順位制御部１５の識別動作により１系主
記憶装置への部分書込みアクセスであることが判別され
、後に優先順位制御部Ｉ５においてそのアクセスの選択
条件が成立すると、そのアクセス（レジスタ１０のアク
セス）はその制御部からアクセス選択部１６への指示出
力１５１によりゲート１６３を介してｌ系記憶制御装置
へ送出するためのレジスタ１８に設定され送出される。

（この時、送出されるアクセスの中にマージ可能状態信
号は含まれていない）これと同時にそのアクセス内容が
優先順位制御部１５において判定され、今選択し送出し
たアクセスが先行する１系主記憶装置への部分書込みア
クセスであると判定すると、レジスタ１０の内容を他系
マージ可能状態検出部１４の保持手段１４１に設定する
。

１系記憶制御装置において、０系記憶制御装置からのア
クセスが（マージ可能状態信号が無いア′クセス）レジ
スタ１２−１〜４の内の一つにセントされる。仮に、レ
ジスタ１２−１にセットされたとする。このセントされ
たアクセスは優先順位制御部１５の識別動作により、１
系側に接続されている主記憶装置用部分書込みアクセス
であることを識別する。

後に優先順位制御部１５においてこのアクセスの選択条
件が成立すると、レジスタ１２−１のアクセスは優先順
位制御部１５からアクセス選択部１６に送られる指示出
力１５１によりゲート１６８を介してレジスタ１７にセ
ットされ、ｌ系主記憶装置（ＭＳＵ２）へ送出される。

それと同時に、マージ可能状態信号が無い０系アクセス
元装置０の先行部分書込みアクセスが１系主記憶装置へ
送出されたことを優先順位制御部１５が検出すると、先
行部分書込みアクセスであると判断し、その制御部は送
出されたことをマージアクセスフラグ作成部１９へ通知
する。

０系記憶制御装置において、後続の部分書込み系主記憶
装置への部分書込みアクセス内容と比較されるとともに
優先順位制御部１５の識別動作が行われる。

比較の結果一致すると他系マージ可能状態検出部１４は
アクセス元装置に対応するマージ可能状態信号をオン状
態にし、優先順位制御の選択条件の一部として優先順位
制御部１５へ送出する。

後に優先順位制御部１５において、後続部分書込みアク
セスの選択条件が成立すると、その制御部よりアクセス
選択部１６へ出力される指示出力１５１により、ゲート
１６４を介してレジスタ１ＢにレジスタｌＯの１１を続
するｌ系主記憶装置への部分書込みアクセスにマージ可
能状態信号を付加したものを設定し、１系記憶制御装置
へ送出される。

ｌ系記憶制御装置においてＯ系記憶制御装置から送られ
てきたｌ系主記憶装置への後続部分書込みアクセスにマ
ージ可能状態信号を付加したアクセスは１２−１〜４の
内の１つにセットされる。

仮にレジスタ１２〜１にセットされたとする。

レジスタ１２−１のアクセスに対して、優先順位制御部
１５の識別動作が行われる。それとともに、レジスタ１
２−１のマージ可能状態信号がオン状態であると、この
信号とレジスタ１２−１内のＯ系アクセス元装置のＩＤ
（ｉ別番号Ｏ）をマージアクセスフラグ作成部１９へ送
出する。

マージアクセスフラグ作成部１９は、この信号とこのＩ
Ｄを参照した時マージ処理可能状態であることを認識す
ると、他系記憶制御装置からのアクセスを受取るレジス
タ（１２−１）対応のマージアクセスフラグ信号をオン
状態にし優先順位制御の選択条件の一部として優先順位
制御部１５へ送出する。

優先順位制御部１５において後続部分書込みアクセスの
選択条件が成立すると、そこからの指示出力１５１によ
りゲート１７２を介してレジスタ１７に後続するｌ系主
記憶装置への部分書込みアクセスにマージアクセスフラ
グ信号を付加したものを設定し、１系主記憶装置（ＭＳ
Ｕ２）へ送出される。

［実施例］ 本発明の実施例の構成図を第２図に示す。

なお、複数の系の記憶制御装置の回路構成は第４図と同
様である。

第２図において、２０はマージアクセスフラグ作成回路
、２１−０．１．２２−０．１は自系アクセス元装置別
のアクセスを受取るレジスタ、２３−０〜２３−３は選
択回路、２４−０．２４−２は自系主記憶装置への先行
部分書込みアクセス保持用のレジスタ、２４−１．２４
−３は他系主記憶装置への先行部分書込みアクセス保持
用のレジスタ、２５−０〜２５−７は比較器、２６−１
゜２はアクセス選択回路、２７は優先順位回路、２８は
他系の記憶制御装置（ＭＣＵ）へアクセスを送出するレ
ジスタ、２９は自系主記憶装置へアクセスを送出するイ
ンタフェイスレジスタ、３０−１〜ｎは記憶制御装置内
に設けられた各種回路（第２図に図示せず）に情報を提
供するための記憶制御装置内に設けたローカルバイブラ
イン、３１−０〜３は他系記憶制御装置からのアクセス
を受取るレジスタを表す。

なお、自系アクセス元装置からのアクセスを受取るレジ
スタ及び他系ＭＣＵからのアクセスを受取るレジスタに
は主記憶装置用アドレス変換後の情報（ＭＣＵＩＤ、Ｍ
ＳＵＩＤ等）も設定される。

以下、第２図及び第３図を元にして実施例の構成による
動作を説明する。

部分書込みアクセスのマージ制御のうち、Ｉｌアクセス
元装置から自系主記憶装置へのアクセスについては、従
来と同様の方式により制御が行われるので説明を省略す
る。

自系アクセス元装置から他系主記憶装置へのアクセスは
次のように行われる。具体的には第３図の■に示すよう
にユニット０　（０系アクセス元装置）からＭＳＵ２　
（１系主記憶装置りへ部分書込みアクセスが所定時間内
に連続して発生したとする。

Ｏ系記憶制御装置において、Ｏ系アクセス元装置のユニ
ット０からの先行する１系主記憶装置用部分書込みアク
セスは、そのアクセスを受取るアクセス元専用のレジス
タ２１−０．１の内の空きになっている方のレジスタに
セットされる。仮にレジスタ２１−０にセントされたと
する。

優先順位回路２７の識別動作によりレジスタ２１−０が
調べられ、ｌ系主記憶装置用部分書込みアクセスである
ことを識別する。後に優先順位回路２７において、ｌ系
記憶制御装置へこのアクセスを送出しても良い条件（選
択条件）が成立すると、その回路はアクセス選択回路２
６−２を指示してこの１系主記憶装置用部分書込みアク
セス（レジスタ２ｌ−０）を選択させ、１系記憶制御装
置へ送出するためのレジスタ２８にアクセス内容を設定
する。（この時、送出されるアクセスのの中にマージ可
能状Ｂ信号は含まれていない）これと同時に優先順位回
路２７は今選択されたアクセスが先行する１系主記憶装
置用部分書込みアクセスであると判定すると、制御信号
を発生して選択回路２３−１とレジスタ２４−１に供給
してレジスタ２１−０よりそのアクセスアドレスとオペ
レーションコードを１系主記憶装置のための部分書込み
アクセス用のレジスタ２４−１に設定する。

１系記憶制御装置において、０系記憶制御装置から送ら
れてきたこのアクセス（部分書込みアクセス）はレジス
タ３１−０〜３の内の１つにセントされる。仮に３１−
〇にセットされたとする。

セントされたこのアクセスは優先順位回路２７の識別動
作により、部分書込みアクセスであることを識別し、後
に優先順位回路２７においてこのアクセスの送出条件（
選択条件）が成立すると、アクセス選択回路２６−１に
対してこのアクセス（レジスタ３１−０のアクセス）の
選択を指示す選択されたアクセスはレジスタ２９を介し
て１系主記憶装置（ＭＳＵ２）へ送出される。それと同
時に、マージ可能状態信号が無いＯ系アクセス元装置！
Ｆ（ユニット０）の部分書込みアクセスが１系主記憶装
置へ送出されたことを優先順位回路２７が検出すると、
先行部分書込みアクセスであると判断し、マージアクセ
スフラグ作成回路２０へ送出されたことを通知する。

０系アクセス元装置のユニットＯから後続して送られて
きた１系主記憶装置用部分書込みアクセスはレジスタ２
１−Ｏまたは１にセントされる。

仮に２１−〇にセットされたとする。セントされたアク
セスはレジスタ２４−１の内容と比較回路２５−３によ
って比較されるとともに優先順位回路２７の識別動作が
行われる。

比較の結果、一致した時はアクセス元装置（ユニッ）Ｏ
）対応のマージ可能状態信号をオン状態にして、優先順
位の選択条件の一部として優先順位回路２７へ送出する
。後に優先順位回路２７において、後続部分書込みアク
セス（レジスタ２１−〇）の選択条件が成立すると、こ
の優先順位回路２７はアクセス選択図！！２６−２に対
してレジスタ２１−０にセントされている後続部分書込
みアクセスにマージ可能状態信号を付加したものを選択
し、レジスタ２８に設定し、１系記憶制御装置へ送出す
る。

１系記憶制御装置において、Ｏ光記憶制御装置から送ら
れてきた１系主記憶装置への後続部分書込みアクセスに
マージ可能状態信号を付加したアクセスは、レジスタ３
１−０〜３の内の１つに設定される。仮にレジスタ３１
−０に設定された場合、そのレジスタ３１−０のアクセ
スに対して優先順位回路２７により識別動作が行われる
。それとともに、レジスタ３１−０のマージ可能状態信
号がオン状態であると、その信号とレジスタ３１−０の
内のＯ系アクセス元ＩＤをマージアクセスフラグ作成回
路２０へ送出する。マージアクセスフラグ作成回路２０
ではこの信号とＩＤを参照した時、マージ処理可能状Ｂ
（先行部分書込みアクセスが主記憶装置へ送出されてか
ら所定の時間内である事を判断）を認識すると、他系記
憶制御装置からのアクセスを受取る（レジスタ３ｌ−０
）対応のマージアクセスフラグ信号をオン状態にし、優
先順位の選択条件の一部として優先順位口Ｂ２７へ送出
する。

優先順位回路２７において後続部分書込みアクセスの選
択条件が成立すると、その回路はアクセス選択回路２６
−１に対して、１系主記憶装置への部分書込みアクセス
（レジスタ３１−０に設定されているアクセス）にオン
状態になっているマージアクセスフラグ信号を付加した
アクセス（マージアクセス）の選択を指示する。

アクセス選択回路２６−１はそのアクセスをレジスタ２
９に設定し、１系主記憶装置（ＭＳＵ２）へ送出するこ
とによって、１系主記憶装置（ＭＳＵ２＞でマージ操作
が行われる。

自系アクセス元装置から他系主記憶装置への部分書込み
アクセスを制御するための実施例の構成の変形例を第２
図をもとにして述べる。

すなわち、他系記憶制ｍ装置側で、自系アクセス元装置
からの部分書込みアクセスの処理（他系主記憶装置への
アクセスを送出すること）が終了するまで、自系記憶制
御装置の自系アクセス元装置対応のレジスタの内容が保
持されるシステムでは、自系記憶制御装置において先行
する他系主記憶装置用部分書込みアクセスを保持するレ
ジスタ２４−１、比較回路２５−２．３、選択回路２３
−１を除去して、直接自系アクセス元装置用のレジスタ
２１−０．ｌを比較回路によりチエツクさせ、その結果
をマージ可能状態信号として扱うように構成するものが
考えられる。

［発明の効果］ 本発明によれば、主記憶装置に対するアクセス元装置の
数が増大したり、系が増加しても自系の記憶制御装置に
おいて他系の主記憶装置への部分書込みアクセスのマー
ジ制御することにより従来の構成に比べて大幅なゲート
の削減を達成するとともに制御の簡単化を実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は本発明の実施
例の記憶制御装置の構成図、第３図はシステム構成図、
第４図は従来例の記憶制御装置の構成図である。 第１図中、 １Ｏ１１１：自系アクセス元装置からのアクセス受取用
レジスタ １２−１〜４：他系記憶制御装置からのアクセス受取用
レジスタ １３：自系マージ可能状態検出部 １４；他系マージ可能状態検出部 １５：優先順位制御部 １６：アクセス選択部 １７：自系主記憶装置への アクセス送出用レジスタ １８：他系記憶制御装置への アクセス送出用レジスタ １９：マージアクセスフラグ作成部

Claims (1)

1. 【特許請求の範囲】 １乃至複数のアクセス元装置と１乃至複数の主記憶装置
   とが複数の各系毎に設けられ、自系アクセス元装置から
   の自系主記憶装置に対するアクセスおよび他系アクセス
   元装置からの自系主記憶装置に対するアクセスを制御す
   る各系毎に設けられた記憶制御装置において、 前記自系アクセス元装置毎にアクセスを受取る１乃至複
   数のレジスタ（１０、１１）と、前記レジスタの一方に
   設定された先行アクセスと他方に設定された後続アクセ
   スの比較または、レジスタのアクセスが先行する他系主
   記憶装置への部分書込みアクセスである時そのアクセス
   が他系記憶制御装置へ送出される際にその内容を保持す
   る保持手段（１４１）と前記レジスタの後続アクセスの
   比較をした結果オペレーションコードが共に他系主記憶
   装置用部分書込みアクセスでありかつアドレスが同一で
   ある時、同一のアクセス元装置からの同一のアドレスへ
   の先行する部分書込みアクセスと後続部分書込みアクセ
   スの書込みデータのマージ実行が可能であることを検出
   する他系マージ可能状態検出部（１４）と、前記レジス
   タのアクセス及び前記他系マージ可能状態検出部（１４
   ）の検出出力であるマージ可能状態信号を選択するアク
   セス選択部（１６）と、前記他系記憶制御装置へ送出す
   るために前記アクセス選択部に対して選択指示を行う優
   先順位制御部（１５）とを備え、 自系記憶制御装置において同一の自系アクセス元装置か
   ら同一アクセスアドレスの他系主記憶装置用部分書込み
   アクセスが連続して設定され、他系記憶制御装置に対し
   て最初に設定されたアクセスを先行アクセスとして送出
   し、後に設定されたアクセスに前記マージ可能状態信号
   を付加したものを後続アクセスとして送出した後、他系
   記憶制御装置において他系アクセス元装置から自系主記
   憶装置に対するアクセス中に前記マージ可能状態信号が
   付された後続アクセスを検出すると、前記先行アクセス
   が主記憶装置へ送出されて所定の時間内であることをマ
   ージアクセスフラグ作成部（１９）により判別して前記
   後続アクセスにフラグを設定し、前記優先順位制御部（
   １５）は前記フラグを検出するとこの後続アクセスをマ
   ージアクセスとして主記憶装置へ送出する制御を行うこ
   とを特徴とする部分書込みアクセスのマージ制御方式。