JPH01222540A - Ｈｄｌｃ送信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 交肛欠１ 本発明はＨＤ　ＬＣ（Ｈｉｇｈ　Ｌｅｖｅｌ　Ｄａｔａ
　Ｌｉｎｋ　Ｃｏｎｔｏｒｏｌ　Ｐｒｏｃｅｄｕｒｅ）
送信方式に関し、特４；ｌニア　０　セッサ制御のもと
にメモリからダイレクトメモリアクセスでデータを読出
して所定のフレーム長のフォーマットのパケットとして
パケット送信するＨＤＬＣ送信方式に関する。

藍工挟ｌ 従来、データ信号のパケット送信を行う場合の転送方式
としてＨＤＬＣ手順があり、ベーシック手順に比べてよ
り高密度、かつ高効率のパケット送信方式であるため広
く用いられ、ている。

その従来のＨＤＬＣ手順について第４図を用いて説明す
る９図において、１はプロセッサ、２はメモリ、４はダ
イレクトメモリアクセス（Ｄｉｒｅｃｔ１’１ｅｌｌＯ
ｒｙＡｃｃｅｓｓ）制御回路、５は送信回路、６はタイ
ミング回路、７はセレクタ、８及び９はレジスタ、１０
はバスである。

かかるＴＩ４成において、メモリ２内のデータの送信を
行なう場合°、プロセッサ１からダイレクトメモリアク
セス制御口８？１４に送信すべきデータのフレーム長を
セットする。その後、送信すべきデータはメモリ２から
読出され、レジスタ８を介してパケット形式で回ａ５０
２に送出される。なお、この第４図の回路の詳細につい
ては、特公昭６〇−２５９３５号公報に開示されている
。

しかしながら、上述した従来のＨＤＬＣ送信方式は、送
信すべきデータのフレーム長に制限がなく、ダイレクト
メモリアクセス制御回路４はプロセッサ１により設定さ
れたフレーム長をバースト的にメモリ２から読出してレ
ジスタ８に送出する方式となっているため、送信すべき
データのフレーム長が非常に長い場合でも設定されたフ
レーム長を全てレジスタ８に送出した後でないとデータ
を回線５０２に送出することができなかった。したがっ
て、データ受信側の待ち時間が長くなるという欠点があ
った。

また、送信すべきデータを全てレジスタ８に一旦蓄える
ため、レジスタ８の容量は大きくなればならず、回路実
現の上でコストが高くなるという欠点もあった。

ｉ匪立旦若 本発明の目的はデータ受信側の待ち時間を短縮すること
ができるＨＤＬＣ送信方式を提供することである。

１Ｊヱリ１底 本発明のＨＤＬＣ方式はプロセッサ制御のもとにメモリ
からダイレクトメモリアクセスでデータを読出して所定
のフレーム長のフォーマットのパケットとしてパケット
送信するＨＤＬＣ送信方式であって、前記フレーム長の
基準となる基準フレーム長を記憶する記憶手段と、前、
記フレーム長が前記基準フレーム長より長いことを示し
たときに前記データを基準フレーム長以下の長さの複数
に分割して送信する送信制御手段とを有すること特徴と
する。

Ｘ１男 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるＨＤＬＣ送信方式の一実施例の構
成を示す系統図である９図において、本発明の一実施例
によるＨ　Ｄ　Ｌ　Ｃ送信方式は、プロセッサ１と、メ
モリ２と、サブフレーム設定回路３と、ダイレクトメモ
リアクセス制御回路４と、送信回路５と、タイミング回
路６と、セレクタ７と、レジスタ８及び９と、バス１０
とを含んで構成されている。

レジスタ８はパケット送信すべきデータを転送するもの
であり、レジスタ９はサブフレームの終了及びパケット
の終了を指示するコマンドを転送するものである。

また、第２図は第１図のサブフレーム設定回路３の内部
の構成を示す系統図である０図においてサブフレーム設
定回路３は、レジスタ３１と、比較・演算回路３２と、
サブフレーム製送出回ｌ？８３３と、カウンタ３４と、
サブフレーム終了コマンド発生回路３５とを含んで構成
されている。

かかる構成において、ＨＤＬＣ手順により、データの送
信を行なう場合は、妓初にプロセッサ１からサブフレー
ム設定回路３内のレジスタ３１に送信ずべきデータのフ
レーム長１０１がセットされる。また、メモリ２にはパ
ケットとして送信すべきデータ及びパケットの終了を指
示するコマンドが格納されており、サブフレーム長送出
口路３３には予め基準フレーム長となるサブフレーム長
がセットされている。

次に、比較・演算回路３２はレジスタ３１にセットされ
たフレーム長３１１とサブフレーム長退出回路３３にセ
ットされているサブフレーム長３２１とを比較する。そ
の比較結果がレジスタ３１にセットされたフレーム長の
方が長いことを示した場合、比較・演算回路３２はフレ
ーム長をサブフレームに分割し、分割した結果のサブフ
レーム数をカウンタ３４にセットする。するとカウンタ
３４はサブフレーム長送出回路に指示３４１を送出し、
サブフレーム長送出回路３３はサブフレーム長を信号線
３０１に送出し、ダイレクトメモリアクセス制御回路４
にセットする。

データ転送を行う時には、送信回Ｒ５は送信要求信号（
ＲＥＱ）５０１をダイレクトメモリアクセス制御回路４
に送出する。すると、これに応答してダイレクトメモリ
アクセス制御回Ｒ４は、データ転送が可能ならば、応答
信号（ＡＣＫ）４０１を送信回路５へ送る。

次にダイレクトメモリアクセス制御回路４はメモリ２か
ら送信すべきデータを１バイトずつ読出し、バス１０及
びサブフレーム終了コマンド発生回路３５を介して再び
バス１０へ戻り、セレクタ７を介してレジスタ８へ一旦
１込む、レジスタ８に書込まれたデータは送信回路５を
介、して順次回線５０２へ送出される。なお、セレクタ
７は最初はプロセッサ１の指示によってレジスタ８を選
択している。

ダイレクトメモリアクセス制御回路４はサブフレーム長
送出回路３３により設定された送信データのバイト数を
係数し、所定数送り終わったとき（つまり、サブフレー
ム終了）、サブフレーム設定回路３内のサブフレーム終
了コマンド発生回路３５及びカウンタ３４に対し、指令
信号４０３を送出する。

この指令信号４０３に応答して、サブフレーム終了コマ
ンド発生回路３５はサブフレームチエツク順序信号（Ｓ
ＦＣ３）及びサブフレーム終了信号（ＳＥＮＤ）を信号
線３０２を介して送信回路５へ送出する。

また、指令信号４０３によりカウンタ３４は１カウント
アツプし、１サブフレームを送出したことを計数する。

そして、まだ計数分が残っていれば（つまり、分割数に
達していなければ）、再びカウンタ３４はサブフレーム
長送出回路３３に指示３４１を送出する。そして、サブ
フレーム長送出回路３３はサブフレーム長を信号線３０
１に送出し、ダイレクトメモリアクセス制御回路４にセ
ットする。以下、同様の手順で送信を行う。

その後、始めに設定されたサブフレーム数（す・なわち
分割数）の最後のサブフレームをカウンタ３４が計数し
たとき、サブフレーム長送出回路３３は信号線３０１に
サブフレームの終了信号を送出し、ダイレクトメモリア
クセス制御回路４に通知する。

また、サブフレーム長送出口路３３は送信すべきデータ
を所定数送出し終わったとき、タイミング回路６に対し
、エンド信号（ＥＮＤ）送出指令を送出する。すると、
タイミング回路６はエンド信号６０１を発生する。この
エンド信号６０１によってセレクタ７はレジスタ９を選
択する。これと同時にメモリ２からはパケットの終了を
指示するコマンドがダイレクトメモリアクセス制御回路
４により出力され、バス１０及びセレクタ７を介してレ
ジスタ９に一旦書込まれる。

レジスタ９に書込まれたコマンドは送信回路５に与えら
れ、これによって送信回路５はフレームチエツク順序Ｆ
Ｃ３を送出し、次いでエンドフラグＦ２を出力し、１パ
ケツトの送信を終了する。

次に第３図を用いて、以上の動作について時間の経過を
追って説明する０図は各部の動作を示すタイムチャート
であり、送信要求信号（ＲＥＱ＞５０１と、応答信号（
ＡＣＫ）４０１と信号＠　３０２のサブフレーム終了信
号（ＳＥＮＤ＞と、エンド信号（ＥＮＤ）６０１と、回
線５０２の送信信号とが示されている。

ここでは、送出ずべきデータは■１〜Ｉｎであり、サブ
フレーム設定回路３内のサブフレーム長送出回路３３に
予め設定されているサブフレーム長のデータは■１〜Ｉ
ｊである。

データ転送時、送信回路５からリクエスト信号５０１を
ダイレクトメモリアクセス制御回路４に対して出力する
。これに応答してダイレクトメモリアクセス制御回路４
はデータの転送が可能なとき、応答信号４０１を送信日
１？Ｉ５に出力する。それと同時にダイレクトメモリア
クセス−制御回路４はメモリ２から送信すべきデータを
読出し、バス１０及びセレクタ７を介してレジスタ８に
一旦書込む。

レジスタ８に書込まれたデータがサブフレーム長のデー
タに達したとき（つまり、Ｉｊとなったとき）、サブフ
レーム設定日ＦＩ＠３から信号線３０２を介してサブフ
レーム終了の指令信号４０３が送出され、サブフレーム
チエツク順序信号（５ＦＣ５）及びサブフレームのエン
ドフラグ（ＳＦＩ）を送出し、１サブフレームが回ｆｆ
ｌ　５０２に送出される。

その後、全す°ブフレームが終了し、タイミング回路６
がエンド信号６０１を送出すると、セレクタ７はレジス
タ９を選択する。これと同時にメモリ２から１パケツト
の終了を指示するコマンドが読出され、バス１０及びセ
レクタ７を介してレジスタ９に一旦書込まれる。レジス
タ９に書込まれたコマンドは送信回Ｎ５に出力され、こ
れによって送信回路５はフレームチエツク順序信号（Ｆ
ｅ２）を送出し、次いでエンドフラグＦ２を出力する。

なお、Ｆｌは開始フラグである。

以上の動作により、サブフレームごとに送出されたデー
タは受信側でサブフレームチエツク順序信号（ＳＦＣ３
）を参照して正しく並べ換えられるのである。

ユ！しと１玉 以上説明したように本発明は、サブフレーム設定回路で
ダイレクトメモリアクセス制御回路に基準となるサブフ
レーム長を設定し、１度にパケット送信するフレーム長
の上限を定めることにより、プロセッサが最初にセット
したフレーム長がサブフレーム長より長い場合にデータ
をサブフレーム長ごとのパケットとして送信できるため
、データ量が多い場合、データ受信側で最初のデータを
受取るまでの待ち時間を短縮することができるという効
果がある。

また、本発明は一時的にデータを保持するレジスタの容
量を小さくすることができるなめ、回路実現時のコスト
が低減されるという効果もある。

さらにまた、本発明はサブフレーム設定回路をハードウ
ェアとして設けたことにより、プロセッサに負荷はかか
らないという効果もある。

【図面の簡単な説明】

第１図は本発明の実施例によるＨＤＬＣ送信方式の構成
を示す系統図、第２図はサブフレーム設定回路の構成を
示す系統図、第３図は各部の動作を示すタイムチャート
、第４図は従来のＨＤ　Ｌ　Ｃ送信方式の構成を示す系
統図である。 主要部分の符号の説明 １・・・・・・プロセッサ ２・・・・・・メモリ ３・・・・・・サブフレーム設定回路 ４・・・・・・ダイレクトメモリアクセス制御回路５・
・・・・・送信回路 ６・・・・・・タイミング回路 ７・・・・・・セレクタ ８．９・・・・・・レジスタ

Claims (1)

【特許請求の範囲】
1. （１）プロセッサ制御のもとにメモリからダイレクトメ
   モリアクセスでデータを読出して所定のフレーム長のフ
   ォーマットのパケットとしてパケット送信するＨＤＬＣ
   送信方式であって、前記フレーム長の基準となる基準フ
   レーム長を記憶する記憶手段と、前記フレーム長が前記
   基準フレーム長より長いことを示したときに前記データ
   を基準フレーム長以下の長さの複数に分割して送信する
   送信制御手段とを有することを特徴とするＨＤＬＣ送信
   方式。