JPH01225361A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH01225361A JPH01225361A JP63052318A JP5231888A JPH01225361A JP H01225361 A JPH01225361 A JP H01225361A JP 63052318 A JP63052318 A JP 63052318A JP 5231888 A JP5231888 A JP 5231888A JP H01225361 A JPH01225361 A JP H01225361A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential side
- channel mos
- substrate
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
入力保護回路に関し、
例えば、ＥＰＲＯＭなどのように電源電圧を超えた大き
さの入力信号（書込信号）を必要とする内部ロジックに
対しても、有効なＥＳＤ対策を行うことが可能な入力保
護回路を提供することを目的とし、 電源電圧よりも高い電圧の入力信号を受ける入力信号線
と高電位側電源との間に接続された第１のＮチャネルＭ
ＯＳトランジスタと、該入力信号線と低電位側電源との
間に接続された第２のＮチャネルＭＯＳトランジスタと
を具備し、該第１および第２のＮチャネルＭ−Ｏ３）ラ
ンジスタのゲート及び基板が該低電位側電源に接続され
ている。
さの入力信号（書込信号）を必要とする内部ロジックに
対しても、有効なＥＳＤ対策を行うことが可能な入力保
護回路を提供することを目的とし、 電源電圧よりも高い電圧の入力信号を受ける入力信号線
と高電位側電源との間に接続された第１のＮチャネルＭ
ＯＳトランジスタと、該入力信号線と低電位側電源との
間に接続された第２のＮチャネルＭＯＳトランジスタと
を具備し、該第１および第２のＮチャネルＭ−Ｏ３）ラ
ンジスタのゲート及び基板が該低電位側電源に接続され
ている。
本発明は、入力保護回路に関し、特に、入力信号の大き
さが電源電圧を越えることがあり得る内部ロジック（例
えばＥＦＲＯＭ）に対しても、これを保護することが可
能な入力保護回路に関する。
さが電源電圧を越えることがあり得る内部ロジック（例
えばＥＦＲＯＭ）に対しても、これを保護することが可
能な入力保護回路に関する。
近時、微細加工技術の進歩に伴って半導体回路の集積度
がますます高まってきている。反面、回路の微細化は静
電破壊耐量を低下させる傾向にあり、このため、デバイ
スの製造からフィールドコースまでの全般に亘って、い
わゆるＥ Ｓ Ｄ （Ｅｌｅｃｔｒｏ ５ｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）対策の重要性が増してきた。
がますます高まってきている。反面、回路の微細化は静
電破壊耐量を低下させる傾向にあり、このため、デバイ
スの製造からフィールドコースまでの全般に亘って、い
わゆるＥ Ｓ Ｄ （Ｅｌｅｃｔｒｏ ５ｔａｔｉｃ
Ｄｉｓｃｈａｒｇｅ）対策の重要性が増してきた。
第３図は従来のＥＳＤ対策の一例を示す図である。第３
図において、１は入力パット２と内部ロジック３との間
に介挿された入力保護回路である。
図において、１は入力パット２と内部ロジック３との間
に介挿された入力保護回路である。
入力保護回路ｌは、ＰチャネルのＭＯＳ）ランジスタ４
と、ＮチャネルのＭＯＳ）ランジスタ５とからなり、Ｍ
ＯＳトランジスタ４のソース端子およびドレイン端子は
各々、高電位側電源ｖＤＤおよび入力信号線りに接続さ
れ、ゲート端子は高電位側電源ＶＤＤに接続されている
。また、ＭＯＳ）ランジスタ５のソース端子およびドレ
イン端子は各々、入力信号線りおよび低電位側電源ＶＳ
Ｓに接続され、ゲート端子は低電位側電源ＶＳＳに接続
されている。
と、ＮチャネルのＭＯＳ）ランジスタ５とからなり、Ｍ
ＯＳトランジスタ４のソース端子およびドレイン端子は
各々、高電位側電源ｖＤＤおよび入力信号線りに接続さ
れ、ゲート端子は高電位側電源ＶＤＤに接続されている
。また、ＭＯＳ）ランジスタ５のソース端子およびドレ
イン端子は各々、入力信号線りおよび低電位側電源ＶＳ
Ｓに接続され、ゲート端子は低電位側電源ＶＳＳに接続
されている。
このような構成によれば、入力パソト２に例えばＥＳＤ
に起因する高電圧が印加され、その印加電圧が高電位側
電源Ｖゎ。を（正方向に）超えたとき、ＭＯＳトランジ
スタ４のソース−ドレイン間が導通する。また、その印
加電圧が低電位側電源ＶＳＳを（負方向に）超えたとき
、ＭＯＳトランジスタ５のソース−ドレイン間が導通ず
る。したがって、入力信号線りにおける電位は、高電位
側電源ＶＤＩＩおよび低電位側電源ＶＳＳの間でクラン
プされたと同じ状態になるので、ＥＳＤに起因する過大
電圧から内部ロジック３を保護することができる。
に起因する高電圧が印加され、その印加電圧が高電位側
電源Ｖゎ。を（正方向に）超えたとき、ＭＯＳトランジ
スタ４のソース−ドレイン間が導通する。また、その印
加電圧が低電位側電源ＶＳＳを（負方向に）超えたとき
、ＭＯＳトランジスタ５のソース−ドレイン間が導通ず
る。したがって、入力信号線りにおける電位は、高電位
側電源ＶＤＩＩおよび低電位側電源ＶＳＳの間でクラン
プされたと同じ状態になるので、ＥＳＤに起因する過大
電圧から内部ロジック３を保護することができる。
しかしながら、このような従来の回路にあっては、入力
信号の大きさが高電位側電源ｖ０および低電位側電源Ｖ
ＳＳを超えた場合に、保護回路を作動させる構成となっ
ていたため、例えば、内部ロジック３にＥＦＲＯＭなど
のメモリセルを接続した場合に以下に述べるような問題
がある。
信号の大きさが高電位側電源ｖ０および低電位側電源Ｖ
ＳＳを超えた場合に、保護回路を作動させる構成となっ
ていたため、例えば、内部ロジック３にＥＦＲＯＭなど
のメモリセルを接続した場合に以下に述べるような問題
がある。
第４図はＥＰＲＯＭのメモリセル３ａとインバータ３ｂ
を含む内部ロジック３の一部を示す図である。メモリセ
ル３ａはＭＯ３構造のトランジスタのゲート電極Ｇとチ
ャネルＣ８間にフローティングゲートＦＣを介在させた
もので、メモリセル３ａへの情報の書き込みは、比較的
高電圧（例えばｌＯ数Ｖ〜２０数Ｖ）の書込信号をソー
ス−ドレイン間に印加し、フローティングゲートＦＧに
電子を注入することにより行われる。
を含む内部ロジック３の一部を示す図である。メモリセ
ル３ａはＭＯ３構造のトランジスタのゲート電極Ｇとチ
ャネルＣ８間にフローティングゲートＦＣを介在させた
もので、メモリセル３ａへの情報の書き込みは、比較的
高電圧（例えばｌＯ数Ｖ〜２０数Ｖ）の書込信号をソー
ス−ドレイン間に印加し、フローティングゲートＦＧに
電子を注入することにより行われる。
したがって、このような書込信号は一般に電源電圧Ｖ、
よりも高いから、従来の入力保護回路１では正常な書込
信号に対してもＭＯＳ）ランジスタ４が導通することと
なり、ＥＦＲＯＭなどで構成された内部ロジック３に対
してはＥＳＤ保護を行うことができないといった問題点
があった。
よりも高いから、従来の入力保護回路１では正常な書込
信号に対してもＭＯＳ）ランジスタ４が導通することと
なり、ＥＦＲＯＭなどで構成された内部ロジック３に対
してはＥＳＤ保護を行うことができないといった問題点
があった。
本発明は、このような問題点に鑑みてなされたもので、
例えば、ＥＰＲＯＭなどのように電源電圧を超えた大き
さの入力信号（書込信号）を必要とする内部ロジックに
対しても、有効なＥＳＤ対策を行うことが可能な入力保
護回路を提供することを目的としている。
例えば、ＥＰＲＯＭなどのように電源電圧を超えた大き
さの入力信号（書込信号）を必要とする内部ロジックに
対しても、有効なＥＳＤ対策を行うことが可能な入力保
護回路を提供することを目的としている。
本発明では、上記目的を達成するために、電源電圧より
も高い電圧の入力信号を受ける入力信号線と高電位側電
源との間に接続された第１のＮチャネルＭＯＳトランジ
スタと、該入力信号線と低電位側電源との間に接続され
た第２のＮチャネルＭＯＳｌ−ランジスタとを具備し、
該第１および第２のＮチャネルＭｏＳトランジスタのゲ
ート及び基板が該低電位側電源に接続されている。
も高い電圧の入力信号を受ける入力信号線と高電位側電
源との間に接続された第１のＮチャネルＭＯＳトランジ
スタと、該入力信号線と低電位側電源との間に接続され
た第２のＮチャネルＭＯＳｌ−ランジスタとを具備し、
該第１および第２のＮチャネルＭｏＳトランジスタのゲ
ート及び基板が該低電位側電源に接続されている。
本発明では、内部ロジックの入力端子に印加された電圧
が、ＭＯＳトランジスタのソース−半導体基板（サブス
トレート）間およびドレイン−サブストレート間のＰＮ
接合の逆方向電圧（降伏電圧）を上回ったとき、該接合
が導通して上記印加電圧から内部ロジックが保護される
。
が、ＭＯＳトランジスタのソース−半導体基板（サブス
トレート）間およびドレイン−サブストレート間のＰＮ
接合の逆方向電圧（降伏電圧）を上回ったとき、該接合
が導通して上記印加電圧から内部ロジックが保護される
。
すなわち、ＰＮ接合の逆方向電圧は、例えば、ＥＰＲＯ
Ｍ０書込信号の書込上りも高いから、ＥＦＲＯＭの書き
込みを正常に行えるとともに、ＥＳＤに起因する過大な
電圧（一般に、ＰＮ接合の逆方向電圧を越える）が印加
された場合は、この電圧からＥＰＲＯＭなどの内部ロジ
ックを安全に保護することができる。
Ｍ０書込信号の書込上りも高いから、ＥＦＲＯＭの書き
込みを正常に行えるとともに、ＥＳＤに起因する過大な
電圧（一般に、ＰＮ接合の逆方向電圧を越える）が印加
された場合は、この電圧からＥＰＲＯＭなどの内部ロジ
ックを安全に保護することができる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る入力保護回路の一実施例を示
す図である。
す図である。
第１図において、１０は入カパソＨ１と例えばＥＰＲＯ
Ｍなどを含む保護すべき内部ロジック１２との間に介挿
された入力保護回路である。入力保護回路１０は、Ｎチ
ャネルエンハンスメント型の２つのＭＯＳトランジスタ
１３．１４を有し、一方のＭＯＳトランジスタ（第１の
ＮチャネルＭＯＳトランジスタ）１３は、そのソース端
子およびドレイン端子の各々を、高電位側電源ｖＩ）Ｄ
および入力信号線Ｌ′に接続し、ゲート端子およびサブ
ストレート（基板）ｓｕｂ＋３を共通にして低電位側電
源ＶＳＳに接続している。また、他方のＭＯＳトランジ
スタ（第２のＮチャネルＭＯ５）ランジスタ）１４は、
そのソース端子およびドレイン端子の各々を、入力信号
線Ｌ′および低電位側電源ＶＳＳに接続し、ゲート端子
およびサブストレート（基板）Ｓｕｂ、４を共通にして
低電位側電源ＶＳＳに接続している。
Ｍなどを含む保護すべき内部ロジック１２との間に介挿
された入力保護回路である。入力保護回路１０は、Ｎチ
ャネルエンハンスメント型の２つのＭＯＳトランジスタ
１３．１４を有し、一方のＭＯＳトランジスタ（第１の
ＮチャネルＭＯＳトランジスタ）１３は、そのソース端
子およびドレイン端子の各々を、高電位側電源ｖＩ）Ｄ
および入力信号線Ｌ′に接続し、ゲート端子およびサブ
ストレート（基板）ｓｕｂ＋３を共通にして低電位側電
源ＶＳＳに接続している。また、他方のＭＯＳトランジ
スタ（第２のＮチャネルＭＯ５）ランジスタ）１４は、
そのソース端子およびドレイン端子の各々を、入力信号
線Ｌ′および低電位側電源ＶＳＳに接続し、ゲート端子
およびサブストレート（基板）Ｓｕｂ、４を共通にして
低電位側電源ＶＳＳに接続している。
次に、作用を説明する。
−Ｃに、ＮチャネルＭＯＳトランジスタでは、Ｐ型すブ
ストレート上にＮ型のソースおよびドレイン領域が形成
されており、ソース−サブストレート間およびドレイン
−サブストレート間には、ＰＮ接合が形成される。した
がって、ドレインあるいはソースの電位をサブストレー
トよりも低くすると、ＰＮ接合に順方向電流が流れるの
で通常は、サブストレート側電位が低電位になるような
バイアスを印加して使用される。
ストレート上にＮ型のソースおよびドレイン領域が形成
されており、ソース−サブストレート間およびドレイン
−サブストレート間には、ＰＮ接合が形成される。した
がって、ドレインあるいはソースの電位をサブストレー
トよりも低くすると、ＰＮ接合に順方向電流が流れるの
で通常は、サブストレート側電位が低電位になるような
バイアスを印加して使用される。
今、バイアスを変化させたときのＰＮ接合を流れる電流
（以下、Ｓｕｂ電流という）は、第２図のように示され
る。第２図において、横軸はバイアスであり、縦軸はＳ
ｕｂ電流を表している。同図から理解されるように、サ
ブストレート側を低電位とする横軸右半分の領域では、
バイアスが所定値ＶａになるまでＳｕｂ電流はほとんど
流れず、Ｖａを越えると急激に流れ出す。すなわち、Ｐ
Ｎ接合の逆バイアスを増大していき、接合の逆方向電圧
（すなわち、Ｖａ）を超えたときに、Ｓｕｂ電流が流れ
出すことを示している。
（以下、Ｓｕｂ電流という）は、第２図のように示され
る。第２図において、横軸はバイアスであり、縦軸はＳ
ｕｂ電流を表している。同図から理解されるように、サ
ブストレート側を低電位とする横軸右半分の領域では、
バイアスが所定値ＶａになるまでＳｕｂ電流はほとんど
流れず、Ｖａを越えると急激に流れ出す。すなわち、Ｐ
Ｎ接合の逆バイアスを増大していき、接合の逆方向電圧
（すなわち、Ｖａ）を超えたときに、Ｓｕｂ電流が流れ
出すことを示している。
一般に、接合の逆方向電圧（すなわち、降伏電圧）は、
電源電圧（例えばＶＤＤ）よりも高いから、Ｓｕｂ電流
が流れ出す点のＶａは、例えばＶＤｔｌを越えたところ
にあり、また、少なくともＥＳＤに起因する高電圧より
も低い。したがって、ＰＮ接合の逆方向バイアスを入力
信号によって変化させることにより、例えば、ＥＰＲＯ
Ｍ０書込信号（書込上りも高い電圧を持つ）に対しては
ＰＮ接合を導通させないようにする一方、ＥＳＤに起因
する高電圧に対してはＰＮ接合を導通させてこの高電圧
を制限することができる。その結果、特に、ＥＰＲＯＭ
などの書き込み動作に影響を与えることなく、内部ロジ
ックをＥＳＤから保護することができる。
電源電圧（例えばＶＤＤ）よりも高いから、Ｓｕｂ電流
が流れ出す点のＶａは、例えばＶＤｔｌを越えたところ
にあり、また、少なくともＥＳＤに起因する高電圧より
も低い。したがって、ＰＮ接合の逆方向バイアスを入力
信号によって変化させることにより、例えば、ＥＰＲＯ
Ｍ０書込信号（書込上りも高い電圧を持つ）に対しては
ＰＮ接合を導通させないようにする一方、ＥＳＤに起因
する高電圧に対してはＰＮ接合を導通させてこの高電圧
を制限することができる。その結果、特に、ＥＰＲＯＭ
などの書き込み動作に影響を与えることなく、内部ロジ
ックをＥＳＤから保護することができる。
本発明によれば、例えば、ＥＰＲＯＭなどのように電源
電圧を超えた大きさの入力信号（書込信号）を必要とす
る内部ロジックに対しても、有効なＥＳＤ対策を行うこ
とができる。
電圧を超えた大きさの入力信号（書込信号）を必要とす
る内部ロジックに対しても、有効なＥＳＤ対策を行うこ
とができる。
第１．２図は本発明に係る入力保護回路の一実施例を示
す図であり、 第１図はその構成図、 第２図はその作用を説明するための特性図、第３．４図
は従来の入力保護回路を示す図であり、 第３図はその構成図、 第４図はその問題点を説明するためにＥＦＲＯＭによっ
て構成された内部ロジックを示す図である。 １３・・・・・・ＭＯＳトランジスタ（第１のＮチャネ
ルＭＯＳトランジスタ）、 １４・・・・・・ＭＯＳ）ランジスタ（第２のＮチャネ
ルＭＯＳトランジスタ）、 Ｓｕｂ、、、、５ｕｂ１４・・・・・・サブストレート
（基板）、 ＶＤＤ・・・・・・高電位側電源、 Ｖ３！・・・・・・低電位側電源。
す図であり、 第１図はその構成図、 第２図はその作用を説明するための特性図、第３．４図
は従来の入力保護回路を示す図であり、 第３図はその構成図、 第４図はその問題点を説明するためにＥＦＲＯＭによっ
て構成された内部ロジックを示す図である。 １３・・・・・・ＭＯＳトランジスタ（第１のＮチャネ
ルＭＯＳトランジスタ）、 １４・・・・・・ＭＯＳ）ランジスタ（第２のＮチャネ
ルＭＯＳトランジスタ）、 Ｓｕｂ、、、、５ｕｂ１４・・・・・・サブストレート
（基板）、 ＶＤＤ・・・・・・高電位側電源、 Ｖ３！・・・・・・低電位側電源。
Claims (1)
- 【特許請求の範囲】 電源電圧よりも高い電圧の入力信号を受ける入力信号
線と高電位側電源との間に接続された第１のＮチャネル
ＭＯＳトランジスタと、 該入力信号線と低電位側電源との間に接続された第２の
ＮチャネルＭＯＳトランジスタとを具備し、 該第１および第２のＮチャネルＭＯＳトランジスタのゲ
ート及び基板が該低電位側電源に接続されていることを
特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052318A JPH01225361A (ja) | 1988-03-04 | 1988-03-04 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63052318A JPH01225361A (ja) | 1988-03-04 | 1988-03-04 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225361A true JPH01225361A (ja) | 1989-09-08 |
Family
ID=12911439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63052318A Pending JPH01225361A (ja) | 1988-03-04 | 1988-03-04 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225361A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
| US5875089A (en) * | 1996-04-22 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Input protection circuit device |
-
1988
- 1988-03-04 JP JP63052318A patent/JPH01225361A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| JPH07263671A (ja) * | 1994-03-02 | 1995-10-13 | Samsung Electron Co Ltd | 半導体集積回路用の静電気保護装置 |
| US5875089A (en) * | 1996-04-22 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Input protection circuit device |
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