JPH0122734B2 - - Google Patents
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- JPH0122734B2 JPH0122734B2 JP56158391A JP15839181A JPH0122734B2 JP H0122734 B2 JPH0122734 B2 JP H0122734B2 JP 56158391 A JP56158391 A JP 56158391A JP 15839181 A JP15839181 A JP 15839181A JP H0122734 B2 JPH0122734 B2 JP H0122734B2
- Authority
- JP
- Japan
- Prior art keywords
- contact forming
- input gate
- wiring layer
- gate wiring
- lattice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はレイアウトのし易いマスタースライス
方式の集積回路装置に関する。
方式の集積回路装置に関する。
近年、通信装置や計算機等にマスタースライス
方式の集積回路装置が利用されることが多くなつ
てきた。マスタースライス方式の集積回路装置は
いくつかのトランジスタを規則的に配置してお
き、規則的な格子上で導電膜パターンを形成する
ことにより実現する。このため、設計期間が短
く、開発費用が少ないという特徴がある。
方式の集積回路装置が利用されることが多くなつ
てきた。マスタースライス方式の集積回路装置は
いくつかのトランジスタを規則的に配置してお
き、規則的な格子上で導電膜パターンを形成する
ことにより実現する。このため、設計期間が短
く、開発費用が少ないという特徴がある。
マスタースライス方式の集積回路装置にはアル
ミニウム（Al）導電膜パターンが２層のものと
１層のものがある。２層形式のものは自由度が高
くチツプ面積が小さく、特性が良くなるという特
長に反してマスクが３枚必要となり、１層形式の
１枚に比してコストが大きくなるという欠点があ
る。
ミニウム（Al）導電膜パターンが２層のものと
１層のものがある。２層形式のものは自由度が高
くチツプ面積が小さく、特性が良くなるという特
長に反してマスクが３枚必要となり、１層形式の
１枚に比してコストが大きくなるという欠点があ
る。
第１図は従来の１層形式のマスタースライスの
基本セルの１例の平面図である。
基本セルの１例の平面図である。
ｎ型シリコン基板１にｐウエル２を設け、ｐウ
エル２内のn+ソース・ドレイン領域４を設ける。
領域４に挾まれた部分１２ｂはｎチヤンネルであ
る。基板１の他の部分にp+ソース・ドレイン領
域３とｐチヤンネル１２ａを設ける。これらの素
子領域上を薄いゲート酸化膜で覆い、その他の部
分を厚いフイールド酸化膜で覆い、ポリシリコン
膜でゲート電極８ａ，８ｂ、フイールドスルー線
８ｃを設ける。これによりｐチヤンネルMOSト
ランジスタとｎチヤンネルMOSトランジスタが
得られる。これに各ソース・ドレイン層のコンタ
クト穴９ａ，９ｂ、基板電圧印加用のn+層５と
そのコンタクト穴９ｃと、VDD線用Al導電膜１１
ａ、ｐウエル電圧印加用のｐ＋層６とそのコンタ
クト穴９ｄと、VSS線用Al導電膜１１ｂ、ポリシ
リコン層へのコンタクト穴９ａを設ける。これに
よりマスタースライスの基本セルが得られる。
エル２内のn+ソース・ドレイン領域４を設ける。
領域４に挾まれた部分１２ｂはｎチヤンネルであ
る。基板１の他の部分にp+ソース・ドレイン領
域３とｐチヤンネル１２ａを設ける。これらの素
子領域上を薄いゲート酸化膜で覆い、その他の部
分を厚いフイールド酸化膜で覆い、ポリシリコン
膜でゲート電極８ａ，８ｂ、フイールドスルー線
８ｃを設ける。これによりｐチヤンネルMOSト
ランジスタとｎチヤンネルMOSトランジスタが
得られる。これに各ソース・ドレイン層のコンタ
クト穴９ａ，９ｂ、基板電圧印加用のn+層５と
そのコンタクト穴９ｃと、VDD線用Al導電膜１１
ａ、ｐウエル電圧印加用のｐ＋層６とそのコンタ
クト穴９ｄと、VSS線用Al導電膜１１ｂ、ポリシ
リコン層へのコンタクト穴９ａを設ける。これに
よりマスタースライスの基本セルが得られる。
機能回路の形成は破線で示すｙ格子１０ａと破
線で示むｘ格子１０ｂ上のAl導電膜パターンで
形成され、Al導電膜パターンはVDD線用Al導電膜
１１ａ、VSS線用Al導電膜１１ａ及びソース・レ
イン領域用コンタクト穴９ｂの群、ポリシリコン
層上のコンタクト穴９ａの群間の結線を行なう。
線で示むｘ格子１０ｂ上のAl導電膜パターンで
形成され、Al導電膜パターンはVDD線用Al導電膜
１１ａ、VSS線用Al導電膜１１ａ及びソース・レ
イン領域用コンタクト穴９ｂの群、ポリシリコン
層上のコンタクト穴９ａの群間の結線を行なう。
この場合、ｙ格子１０ａを通過するAl導電膜
パターンはどのような配線の位置関係に対しても
交差することなく結線が形成されるようにコンタ
クト穴９ａの配置が問題となる。従来はｙ格子１
０ａに対してずらした位置にコンタクト穴９ａを
配置するが、この配置を検討するのに多大の時間
がかかつた。この場合、配置が複雑になり全体の
面積が大きくなると共に、配線設計が複雑な配置
のためにしにくく、誤りを発生させる原因となつ
ていた。
パターンはどのような配線の位置関係に対しても
交差することなく結線が形成されるようにコンタ
クト穴９ａの配置が問題となる。従来はｙ格子１
０ａに対してずらした位置にコンタクト穴９ａを
配置するが、この配置を検討するのに多大の時間
がかかつた。この場合、配置が複雑になり全体の
面積が大きくなると共に、配線設計が複雑な配置
のためにしにくく、誤りを発生させる原因となつ
ていた。
第２図ａ，ｂはマスタースライスを利用して形
成する機能回路の例の回路図である。
成する機能回路の例の回路図である。
第１図の基本セルでは第２図ａの機能回路は容
易に作成することができるが、第２図ｂの機能回
路は実現することができない。第２図ｂの回路に
おいて、入力端子はＡ，φA，φBの３つが必要で
ある。しかし、第１図に示す従来の基本セルでは
入力点となるコンタクト穴は８ａ，８ｂの二つし
かないから第１図に示す基本セルでは第２図ｂの
回路を実現することができない。
易に作成することができるが、第２図ｂの機能回
路は実現することができない。第２図ｂの回路に
おいて、入力端子はＡ，φA，φBの３つが必要で
ある。しかし、第１図に示す従来の基本セルでは
入力点となるコンタクト穴は８ａ，８ｂの二つし
かないから第１図に示す基本セルでは第２図ｂの
回路を実現することができない。
このように従来のマスタースライスの基本セル
では配線レイアウトが複雑となり、設計しにくい
上に、機能回路の種類によつては実現できないと
いう欠点があつた。
では配線レイアウトが複雑となり、設計しにくい
上に、機能回路の種類によつては実現できないと
いう欠点があつた。
本発明は上記欠点を除去し、コンタクト穴の配
置位置を配線の自由度を大きくして規則性を保
ち、配置がし易いマスタースライス方式の集積回
路装置を提供するものである。
置位置を配線の自由度を大きくして規則性を保
ち、配置がし易いマスタースライス方式の集積回
路装置を提供するものである。
本発明の集積回路装置は、シリコン基板上にソ
ース・ドレイン領域により直列となつた複数個の
MOSトランジスタと、前記シリコン基板上に絶
縁膜を介して各MOSトランジスタ毎に設けられ
た入力ゲート用配線層と、前記ソース・ドレイン
領域と前記入力ゲート配線層との各々をつなぐ導
電配線とを有する集積回路装置において、前記入
力ゲート用配線層は少くとも両端を含む３個のコ
ンタクト形成部を有し、前記一つの入力ゲート用
配線層の該少なくとも３個のコンタクト形成部の
内の隣り合う第１のコンタクト形成部と第２のコ
ンタクト形成部の各々が該一つの入力ゲート用配
線層の左右に隣り合う入力ゲート用配線層の各々
の前記第１のコンタクト形成部と前記第２のコン
タクト形成部の各々を通る直線上にあり、かつ前
記第１コンタクト形成部との間には該コンタクト
形成部を通る直線と平行な少なくとも２本の導電
配線を有している。
ース・ドレイン領域により直列となつた複数個の
MOSトランジスタと、前記シリコン基板上に絶
縁膜を介して各MOSトランジスタ毎に設けられ
た入力ゲート用配線層と、前記ソース・ドレイン
領域と前記入力ゲート配線層との各々をつなぐ導
電配線とを有する集積回路装置において、前記入
力ゲート用配線層は少くとも両端を含む３個のコ
ンタクト形成部を有し、前記一つの入力ゲート用
配線層の該少なくとも３個のコンタクト形成部の
内の隣り合う第１のコンタクト形成部と第２のコ
ンタクト形成部の各々が該一つの入力ゲート用配
線層の左右に隣り合う入力ゲート用配線層の各々
の前記第１のコンタクト形成部と前記第２のコン
タクト形成部の各々を通る直線上にあり、かつ前
記第１コンタクト形成部との間には該コンタクト
形成部を通る直線と平行な少なくとも２本の導電
配線を有している。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第３図は本発明の一実施例の平面図である。
半導体基板１にｐウエル２、p+ソース・ドレ
イン領域３、n+ソース・ドレイン領域４、電圧
印加用のn+層５、p+層６を設けることは従来と
同じである。従来と異なる点はポリシリコン層８
ｄ〜８ｊに形成されるコンタクト穴、例えば９
h1，９h2をｙ格子１０a1，１０a4の上に形成し、
中間に２個のｙ格子１０a2，１０a3を設ける。こ
こでポリシリコン８ｄ，８ｆはp+ソース・ドレ
イン領域３を有するｐチヤンネルMOSトランジ
スタ（以下ｐ―MOSTと記す）の入力ゲート電
極、ポリシリコン８ｈ，８ｊはn+ソース・ドレ
イン領域４を有するｎチヤンネルMOSトランジ
スタ（以下ｎ―MOSTと記す）の入力ゲート電
極、ｙ格子１０a0が基本セルの境界としたとき、
ｙ格子１０a0上のAl導電膜パターンとの交差回
避用のチヤンネル変更ポリシリコン層８ｅ，８ｉ
フイードスルー線８ｇである。P+ソース・ドレ
イン領域のコンタクト９ｂはｙ格子１０a6，１０
a9上にあり、ポリシリコン層コンタクト穴９h4又
は９h5との間に少なくとも１個のｙ格子１０a5又
は１０a10を設ける。ポリシリコン層８ｄ〜８ｊ
上のコンタクト穴は中心線Ｘ―X′に対してｘ及
びｙ格子で表わされる座標について対称であり、
ｐ―MOSTの入力ゲート用ポリシリコン層８ｄ，
８ｆはｙ格子１０a11上でコンタクト穴９h5を有
し、ｎ―MOSTの入力ゲート用ポリシリコン層
８ｈ，８ｊとは接続していない。チヤンネル変更
用ポリシリコン層８ｅは入力ゲート用ポリシリコ
ン層８ｄと８ｆの間にあり、ポリシリコンを有し
ないｘ格子１０b5が存在する。
イン領域３、n+ソース・ドレイン領域４、電圧
印加用のn+層５、p+層６を設けることは従来と
同じである。従来と異なる点はポリシリコン層８
ｄ〜８ｊに形成されるコンタクト穴、例えば９
h1，９h2をｙ格子１０a1，１０a4の上に形成し、
中間に２個のｙ格子１０a2，１０a3を設ける。こ
こでポリシリコン８ｄ，８ｆはp+ソース・ドレ
イン領域３を有するｐチヤンネルMOSトランジ
スタ（以下ｐ―MOSTと記す）の入力ゲート電
極、ポリシリコン８ｈ，８ｊはn+ソース・ドレ
イン領域４を有するｎチヤンネルMOSトランジ
スタ（以下ｎ―MOSTと記す）の入力ゲート電
極、ｙ格子１０a0が基本セルの境界としたとき、
ｙ格子１０a0上のAl導電膜パターンとの交差回
避用のチヤンネル変更ポリシリコン層８ｅ，８ｉ
フイードスルー線８ｇである。P+ソース・ドレ
イン領域のコンタクト９ｂはｙ格子１０a6，１０
a9上にあり、ポリシリコン層コンタクト穴９h4又
は９h5との間に少なくとも１個のｙ格子１０a5又
は１０a10を設ける。ポリシリコン層８ｄ〜８ｊ
上のコンタクト穴は中心線Ｘ―X′に対してｘ及
びｙ格子で表わされる座標について対称であり、
ｐ―MOSTの入力ゲート用ポリシリコン層８ｄ，
８ｆはｙ格子１０a11上でコンタクト穴９h5を有
し、ｎ―MOSTの入力ゲート用ポリシリコン層
８ｈ，８ｊとは接続していない。チヤンネル変更
用ポリシリコン層８ｅは入力ゲート用ポリシリコ
ン層８ｄと８ｆの間にあり、ポリシリコンを有し
ないｘ格子１０b5が存在する。
基本セルの配列は、第３図の基本セルの左右に
はｘ格子１０b0の位置に第３図の基本セルのｘ格
子１０b6、又ｘ格子１０b7の位置に第３図の基本
セルのｘ格子１０b1が第３図の基本セルが平行移
動する形で配置され、同様の方法が複数ケ横方向
に並べられる。又この複数ケの横方向並びが、第
３図のｙ格子１０a0の位置に第３図の基本セルの
ｙ格子１０a0′が、又、第３図のｙ格子１０a0′の
位置に第３図の基本セルのｙ格子１０a0が配列さ
れる。
はｘ格子１０b0の位置に第３図の基本セルのｘ格
子１０b6、又ｘ格子１０b7の位置に第３図の基本
セルのｘ格子１０b1が第３図の基本セルが平行移
動する形で配置され、同様の方法が複数ケ横方向
に並べられる。又この複数ケの横方向並びが、第
３図のｙ格子１０a0の位置に第３図の基本セルの
ｙ格子１０a0′が、又、第３図のｙ格子１０a0′の
位置に第３図の基本セルのｙ格子１０a0が配列さ
れる。
上記の配列において、第３図のｘ格子１０b0，
１０b7、ｘ格子１０a0，１０a0′に対して各々線
対称となるように配列してもよい。
１０b7、ｘ格子１０a0，１０a0′に対して各々線
対称となるように配列してもよい。
第３図において、ポリシリコン層との接続はコ
ンタクト穴９h1や９h4等によりｙ格子１０a0〜１
０a5，１０a10〜１０a12上のAl導電膜パターンか
ら任意にできる。
ンタクト穴９h1や９h4等によりｙ格子１０a0〜１
０a5，１０a10〜１０a12上のAl導電膜パターンか
ら任意にできる。
第４図は第３図に示す一実施例のｙ格子を変化
させた一例の平面図である。
させた一例の平面図である。
第４図のポリシリコン層８ｄ〜８ｊの上のコン
タクト穴列１０c1と１０c5との間にｙ格子１０c2
〜１０c4、ソース・ドレイン領域３のコンタクト
穴列１０c8と穴列１０c5との間に１０c6，１０
c7，１０c1上部のｙ格子を第３図の１０a0でなく
て複数本設けてもよい。
タクト穴列１０c1と１０c5との間にｙ格子１０c2
〜１０c4、ソース・ドレイン領域３のコンタクト
穴列１０c8と穴列１０c5との間に１０c6，１０
c7，１０c1上部のｙ格子を第３図の１０a0でなく
て複数本設けてもよい。
第５図は第３図に示す一実施例のｙ格子を変化
させた他の例の平面図である。
させた他の例の平面図である。
ポリシリコン層のコンタクト穴をｙ格子１０
c2，１０c5，１０c8上に形成し、更に１０c9，１
０c12上に形成してもよい。これにとどまらず更
に上又は下に同じ形状で追加してもよい。更に、
対称線Ｘ―X′にこだわらず、ｐ―MOST部分の
コンタクト穴列（第３図のＸ―X′の上部）とｎ
―MOST部分のそれ（第３図のＸ―X′の下部）
とを第３図、第４図、第５図の組合せで形成して
もよい。又、第３図で２個のMOSTの直列でな
く３個以上のMOSTの直列形式にしてもよい。
c2，１０c5，１０c8上に形成し、更に１０c9，１
０c12上に形成してもよい。これにとどまらず更
に上又は下に同じ形状で追加してもよい。更に、
対称線Ｘ―X′にこだわらず、ｐ―MOST部分の
コンタクト穴列（第３図のＸ―X′の上部）とｎ
―MOST部分のそれ（第３図のＸ―X′の下部）
とを第３図、第４図、第５図の組合せで形成して
もよい。又、第３図で２個のMOSTの直列でな
く３個以上のMOSTの直列形式にしてもよい。
以上詳細に説明したように、本発明によれば配
線の自由度が高く、規則的なパターンになるた
め、設計し易く、配線誤りが少なくなるマスター
スライス方式の集積回路装置が得られるのでその
効果は大きい。
線の自由度が高く、規則的なパターンになるた
め、設計し易く、配線誤りが少なくなるマスター
スライス方式の集積回路装置が得られるのでその
効果は大きい。
第１図は従来の一層形式のマスタースライスの
基本セルの１例の平面図、第２図ａ，ｂはマスタ
ースライスを利用して形成する機能回路の例の回
路図、第３図は本発明の一実施例の平面図、第４
図は第３図に示す一実施例のｙ格子の一変更例の
平面図、第５図は第３図に示す一実施例のＹ格子
の他の変更例の平面図である。 １…ｎ型シリコン基板、２…ｐウエル、３…
p+ソース・ドレイン領域、４…n+ソース・ドレ
イン領域、５…n+層、６…p+層、８ａ〜８ｂ…
ゲート電極、８ｃ…フイードスルー線、８ｄ〜８
ｊ…ポリシリコン層、９ａ〜９ｄ，９h1〜９h5…
コンタクト穴、１０ａ，１０a0〜１０a12…ｙ格
子、１０ｂ，１０b1〜１０b6…ｘ格子、１０c1〜
１０c12…コンタクト穴列、１１ａ，１１ｂ…Al
導電膜。
基本セルの１例の平面図、第２図ａ，ｂはマスタ
ースライスを利用して形成する機能回路の例の回
路図、第３図は本発明の一実施例の平面図、第４
図は第３図に示す一実施例のｙ格子の一変更例の
平面図、第５図は第３図に示す一実施例のＹ格子
の他の変更例の平面図である。 １…ｎ型シリコン基板、２…ｐウエル、３…
p+ソース・ドレイン領域、４…n+ソース・ドレ
イン領域、５…n+層、６…p+層、８ａ〜８ｂ…
ゲート電極、８ｃ…フイードスルー線、８ｄ〜８
ｊ…ポリシリコン層、９ａ〜９ｄ，９h1〜９h5…
コンタクト穴、１０ａ，１０a0〜１０a12…ｙ格
子、１０ｂ，１０b1〜１０b6…ｘ格子、１０c1〜
１０c12…コンタクト穴列、１１ａ，１１ｂ…Al
導電膜。
Claims (1)
- １ シリコン基板上にソース・ドレイン領域によ
り直列となつた複数個のMOSトランジスタと、
前記シリコン基板上に絶縁膜を介して各MOSト
ランジスタ毎に設けられた入力ゲート用配線層
と、前記ソース・ドレイン領域と前記入力ゲート
配線層との各々をつなぐ導電配線とを有する集積
回路装置において、前記入力ゲート用配線層は少
くとも両端を含み３個のコンタクト形成部を有
し、前記一つの入力ゲート用配線層の該少なくと
も３個のコンタクト形成部の内の隣り合う第１の
コンタクト形成部と第２のコンタクト形成部の
各々が該一つの入力ゲート用配線層の左右に隣り
合う入力ゲート用配線層の各々の前記第１のコン
タクト形成部と前記第２のコンタクト形成部の
各々を通る直線上にあり、かつ前記第１のコンタ
クト形成部との間には該コンタクト形成部を通る
直線と平行な少なくとも２本の導電配線を有する
ことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158391A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56158391A JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858741A JPS5858741A (ja) | 1983-04-07 |
| JPH0122734B2 true JPH0122734B2 (ja) | 1989-04-27 |
Family
ID=15670700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56158391A Granted JPS5858741A (ja) | 1981-10-05 | 1981-10-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858741A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057620A (ja) * | 1983-09-08 | 1985-04-03 | Toshiba Corp | 半導体装置 |
| JPH01274450A (ja) * | 1988-04-26 | 1989-11-02 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2978504B2 (ja) * | 1989-04-14 | 1999-11-15 | 日本電気株式会社 | Ｍｏｓトランジスタ |
| KR970004922B1 (ko) * | 1993-07-27 | 1997-04-08 | 삼성전자 주식회사 | 고집적 반도체 배선구조 및 그 제조방법 |
| JP2006049780A (ja) * | 2004-08-09 | 2006-02-16 | Elpida Memory Inc | 半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582450A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Semiconductor integrated circuit |
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS5582449A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Cell of master slice semiconductor integrated circuit |
-
1981
- 1981-10-05 JP JP56158391A patent/JPS5858741A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858741A (ja) | 1983-04-07 |
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