JPH0122737B2 - - Google Patents
Info
- Publication number
- JPH0122737B2 JPH0122737B2 JP56187055A JP18705581A JPH0122737B2 JP H0122737 B2 JPH0122737 B2 JP H0122737B2 JP 56187055 A JP56187055 A JP 56187055A JP 18705581 A JP18705581 A JP 18705581A JP H0122737 B2 JPH0122737 B2 JP H0122737B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- passivation film
- semiconductor device
- etching
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関するもので
ある。
ある。
半導体ICにおいては一般に、半導体ウエハの
シリコン基板に各チツプへの分割用のスクライブ
ラインを設ける一方、このスクライブラインに近
接したフイールドSiO2膜上にアルミニウムパツ
ドを形成している。この場合、耐湿性のあるフア
イナルパツシベーシヨン膜としてプラズマ放電に
より析出させた酸化シリコン（以下、Ｐ―SiOと
称する。）膜のうち、上記アルミニウムパツド上
の部分をボンデイング用にエツチング除去すると
同時に、スクライブライン上の部分もエツチング
除去している。従つてエツチングマスク（フオト
レジスト）は、アルミニウムパツド上及びスクラ
イブライン上に夫々開口を有したパターンになつ
ている。
シリコン基板に各チツプへの分割用のスクライブ
ラインを設ける一方、このスクライブラインに近
接したフイールドSiO2膜上にアルミニウムパツ
ドを形成している。この場合、耐湿性のあるフア
イナルパツシベーシヨン膜としてプラズマ放電に
より析出させた酸化シリコン（以下、Ｐ―SiOと
称する。）膜のうち、上記アルミニウムパツド上
の部分をボンデイング用にエツチング除去すると
同時に、スクライブライン上の部分もエツチング
除去している。従つてエツチングマスク（フオト
レジスト）は、アルミニウムパツド上及びスクラ
イブライン上に夫々開口を有したパターンになつ
ている。
ところが、このようにスクライブライン上をフ
オトレジストで覆わず、その部分のＰ―SiOをエ
ツチングしようとする場合、次の如き重大な欠陥
が生じることが判明した。つまり、スクライブラ
インのシリコン表面には微小な突起が存在してい
るが、上記エツチングを湿式エツチング（１回
目）と乾式エツチング（２回目）とにより２段階
で行なう際に、上記微小突起の箇所でＰ―SiOが
早くエツチングされるために、フツ酸系エツチヤ
ントで湿式エツチングを終了した時点で既にシリ
コン表面が一部露出してしまう。この結果、CF4
系のガスで次に乾式エツチングを行なうと、この
ガスによるエツチング速度はＰ―SiOよりシリコ
ンの方が大であるため、上記微小突起の箇所で露
出したシリコンがピンホール状にエツチングされ
てしまい、スクライブラインでのシリコンエツチ
ングが進行することになる。従つて、このシリコ
ンエツチングの進行によつてエツチング用ガスが
より多く消費されるので、本来のアルミニウムパ
ツド上でのＰ―SiOのエツチング状態が不均一と
なる（即ち、Ｐ―SiOのエツチング速度に変動が
生じる）。この現象は、スクライブラインの占め
る面積がパツド面積に比べ著しく大きいために顕
著に現われる。しかも、スクライブラインのシリ
コンに生じたピンホールから水分が侵入し易くな
るから、プラスチツクパツケージ等に不適当であ
る。
オトレジストで覆わず、その部分のＰ―SiOをエ
ツチングしようとする場合、次の如き重大な欠陥
が生じることが判明した。つまり、スクライブラ
インのシリコン表面には微小な突起が存在してい
るが、上記エツチングを湿式エツチング（１回
目）と乾式エツチング（２回目）とにより２段階
で行なう際に、上記微小突起の箇所でＰ―SiOが
早くエツチングされるために、フツ酸系エツチヤ
ントで湿式エツチングを終了した時点で既にシリ
コン表面が一部露出してしまう。この結果、CF4
系のガスで次に乾式エツチングを行なうと、この
ガスによるエツチング速度はＰ―SiOよりシリコ
ンの方が大であるため、上記微小突起の箇所で露
出したシリコンがピンホール状にエツチングされ
てしまい、スクライブラインでのシリコンエツチ
ングが進行することになる。従つて、このシリコ
ンエツチングの進行によつてエツチング用ガスが
より多く消費されるので、本来のアルミニウムパ
ツド上でのＰ―SiOのエツチング状態が不均一と
なる（即ち、Ｐ―SiOのエツチング速度に変動が
生じる）。この現象は、スクライブラインの占め
る面積がパツド面積に比べ著しく大きいために顕
著に現われる。しかも、スクライブラインのシリ
コンに生じたピンホールから水分が侵入し易くな
るから、プラスチツクパツケージ等に不適当であ
る。
従つて、本発明の目的は、パツシベーシヨン膜
の安定したエツチングが可能であり、またデバイ
スの耐湿性も改善された半導体装置及びその製造
方法を提供することにある。
の安定したエツチングが可能であり、またデバイ
スの耐湿性も改善された半導体装置及びその製造
方法を提供することにある。
この目的を達成するために、本発明により製造
された半導体装置によれば、上記のアルミニウム
パツドの如き所定箇所ではパツシベーシヨン膜が
選択的に除去される一方、スクライブライン上も
含む表面上がパツシベーシヨン膜で覆われる構造
としているのが特徴的である。このようにスクラ
イブライン上もパツシベーシヨン膜を残すことに
よつて、上述した如きシリコンエツチングをなく
し、パツシベーシヨン膜のエツチング速度を安定
化することができると共に、スクライブラインか
らの水分侵入を防止してプラスチツクパツケージ
等に好適な構造にすることができる。
された半導体装置によれば、上記のアルミニウム
パツドの如き所定箇所ではパツシベーシヨン膜が
選択的に除去される一方、スクライブライン上も
含む表面上がパツシベーシヨン膜で覆われる構造
としているのが特徴的である。このようにスクラ
イブライン上もパツシベーシヨン膜を残すことに
よつて、上述した如きシリコンエツチングをなく
し、パツシベーシヨン膜のエツチング速度を安定
化することができると共に、スクライブラインか
らの水分侵入を防止してプラスチツクパツケージ
等に好適な構造にすることができる。
また、この本発明の半導体装置を製造するに
は、スクライブライン上のパツシベーシヨン膜も
エツチングマスクで覆い、アルミニウムパツド等
の所定箇所のみにはエツチングマスクを設けず、
この状態でその所定箇所のパツシベーシヨン膜を
選択的にエツチングするのがよい。この方法によ
つて、パツシベーシヨン膜のエツチング速度を変
動させることがなく、またスクライブラインの耐
湿性も向上させることができる。
は、スクライブライン上のパツシベーシヨン膜も
エツチングマスクで覆い、アルミニウムパツド等
の所定箇所のみにはエツチングマスクを設けず、
この状態でその所定箇所のパツシベーシヨン膜を
選択的にエツチングするのがよい。この方法によ
つて、パツシベーシヨン膜のエツチング速度を変
動させることがなく、またスクライブラインの耐
湿性も向上させることができる。
以下、本発明を実施例について更に詳細に説明
する。
する。
図面に示す実施例は、例えばダイナミツク
RAM等のICに係るものである。第１図及び第２
図に示すように、半導体ウエハのシリコン基板１
の一主面に選択的にフイールドSiO2膜２が成長
せしめられ、分割されるべき各半導体チツプ間に
は幅100μm程度のスクライブライン３が設けられ
ている。フイールドSiO2膜２は実際には、その
表面にリンシリケートガラス膜を有しているが、
簡略化のために図示省略した。スクライブライン
３に近接して（例えば50μm程度離れた位置には）
フイールドSiO2膜２上に入力又は出力用のアル
ミニウムのボンデイングパツド４が設けられてい
る。このパツド４は例えば120μm角に形成され、
かつ例えば300μm間隔に配置されている。そし
て、耐湿性のあるフアイナルパツシベーシヨン膜
５が全面に被着されているが、このうちパツド４
上はワイヤボンデイングのために100μm角程度の
スルーホール６が設けられている。パツシベーシ
ヨン膜５は特に、厚さ1.8〜2.0μmの単一のＰ―
SiO膜、又は厚さ0.2〜0.4μmのＰ―SiO膜（下層）
と厚さ1.0〜2.0μmのリンシリケートガラス
（PSG）膜（上層）との２層膜からなつているの
が望ましく、実際には後者の２層膜が用いられて
よい。なお、このパツシベーシヨン膜５のスルー
ホール６内に露出したパツド４には、スクライブ
ライン３で分割されたチツプにおいてICの外部
回路と接続するためのボンデイングワイヤ（図示
せず）がボンデイングされる。
RAM等のICに係るものである。第１図及び第２
図に示すように、半導体ウエハのシリコン基板１
の一主面に選択的にフイールドSiO2膜２が成長
せしめられ、分割されるべき各半導体チツプ間に
は幅100μm程度のスクライブライン３が設けられ
ている。フイールドSiO2膜２は実際には、その
表面にリンシリケートガラス膜を有しているが、
簡略化のために図示省略した。スクライブライン
３に近接して（例えば50μm程度離れた位置には）
フイールドSiO2膜２上に入力又は出力用のアル
ミニウムのボンデイングパツド４が設けられてい
る。このパツド４は例えば120μm角に形成され、
かつ例えば300μm間隔に配置されている。そし
て、耐湿性のあるフアイナルパツシベーシヨン膜
５が全面に被着されているが、このうちパツド４
上はワイヤボンデイングのために100μm角程度の
スルーホール６が設けられている。パツシベーシ
ヨン膜５は特に、厚さ1.8〜2.0μmの単一のＰ―
SiO膜、又は厚さ0.2〜0.4μmのＰ―SiO膜（下層）
と厚さ1.0〜2.0μmのリンシリケートガラス
（PSG）膜（上層）との２層膜からなつているの
が望ましく、実際には後者の２層膜が用いられて
よい。なお、このパツシベーシヨン膜５のスルー
ホール６内に露出したパツド４には、スクライブ
ライン３で分割されたチツプにおいてICの外部
回路と接続するためのボンデイングワイヤ（図示
せず）がボンデイングされる。
次に、上記の構造を第３図に示した製造プロセ
スに沿つてより詳しく説明する。
スに沿つてより詳しく説明する。
まず第３Ａ図のように、シリコン基板１の一主
面に公知の選択酸化技術又はLOCOS（Local
Oxidation of Silicon）によつてフイールドSiO2
膜２を選択的に成長させる。各チツプの周辺に
は、幅100μm程度のスクライブライン３を形成す
る。またこのフイールドSiO2膜２の表面には更
に、リンシリケートガラス膜（図示せず）を公知
の化学的気相成長技術又はCVD（Chemical
Vapor Deposition）により形成しておく。また、
スクライブライン３からから50μm程度離れた位
置にはフイールドSiO2膜２上に約120μm角のア
ルミニウムのボンデイグパツド４を所定パターン
に設ける。このパツド４は、公知の真空蒸着技術
で全面に付着せしめたアルミニウムを公知のフオ
トエツチングでパターニングすることによつて形
成する。
面に公知の選択酸化技術又はLOCOS（Local
Oxidation of Silicon）によつてフイールドSiO2
膜２を選択的に成長させる。各チツプの周辺に
は、幅100μm程度のスクライブライン３を形成す
る。またこのフイールドSiO2膜２の表面には更
に、リンシリケートガラス膜（図示せず）を公知
の化学的気相成長技術又はCVD（Chemical
Vapor Deposition）により形成しておく。また、
スクライブライン３からから50μm程度離れた位
置にはフイールドSiO2膜２上に約120μm角のア
ルミニウムのボンデイグパツド４を所定パターン
に設ける。このパツド４は、公知の真空蒸着技術
で全面に付着せしめたアルミニウムを公知のフオ
トエツチングでパターニングすることによつて形
成する。
次いで第３Ｂ図のように、公知のプラズマ析出
処理によつてＰ―SiOからなるパツシベーシヨン
膜５を全面に厚さ1.8〜2.0μmに形成する。このパ
ツシベーシヨン膜は、CVDによる厚さ1.0〜
2.0μmのPSG膜とプラズマ析出処理による厚さ
0.2〜0.4μmのＰ―SiO膜との２層膜を使用しても
よい。
処理によつてＰ―SiOからなるパツシベーシヨン
膜５を全面に厚さ1.8〜2.0μmに形成する。このパ
ツシベーシヨン膜は、CVDによる厚さ1.0〜
2.0μmのPSG膜とプラズマ析出処理による厚さ
0.2〜0.4μmのＰ―SiO膜との２層膜を使用しても
よい。
次いで第３Ｃ図のように、常法に従つて、パツ
ド４上にのみ開口７を有するフオトレジスト８を
被着する。このフオトレジスト８は上記スクライ
ブライン３上をも覆うようにしておく。そしてこ
のフオトレジスト８をマスクとして下地のパツシ
ベーシヨン膜５を２段階に分けてエツチングする
が、まず例えばHF系エツチヤント（HF：
NH4F：CH3COOH＝１：20：７）を用い、25℃
で約13分間処理し、図示の如くパツシベーシヨン
膜５を途中まで湿式エツチングする。この湿式エ
ツチングで開口７下に残されるパツシベーシヨン
膜５の厚さは例えば0.4μm程度であつてよい。
ド４上にのみ開口７を有するフオトレジスト８を
被着する。このフオトレジスト８は上記スクライ
ブライン３上をも覆うようにしておく。そしてこ
のフオトレジスト８をマスクとして下地のパツシ
ベーシヨン膜５を２段階に分けてエツチングする
が、まず例えばHF系エツチヤント（HF：
NH4F：CH3COOH＝１：20：７）を用い、25℃
で約13分間処理し、図示の如くパツシベーシヨン
膜５を途中まで湿式エツチングする。この湿式エ
ツチングで開口７下に残されるパツシベーシヨン
膜５の厚さは例えば0.4μm程度であつてよい。
この湿式エツチングではパツシベーシヨン膜５
の所定部分を充分に除去できないので、次いで例
えばCF4と８％O2との混合ガスを用い、150W，
0.4Torrで約30分間プラズマ放電処理し、これに
よつて第３Ｄ図のようにレジスト８の開口７下の
パツシベーシヨン膜５を完全に除去し、そこにボ
ンデイング用のスルーホール６を形成し、パツド
４を露出させる。なお、この乾式エツチングはパ
ツシベーシヨン膜５を充分にエツチングできるも
のであるから、上記の湿式エツチングを省略し、
この乾式エツチングを第３Ｃ図の段階で適用して
１回のエツチングにより上記スルーホール６を形
成することもできる。
の所定部分を充分に除去できないので、次いで例
えばCF4と８％O2との混合ガスを用い、150W，
0.4Torrで約30分間プラズマ放電処理し、これに
よつて第３Ｄ図のようにレジスト８の開口７下の
パツシベーシヨン膜５を完全に除去し、そこにボ
ンデイング用のスルーホール６を形成し、パツド
４を露出させる。なお、この乾式エツチングはパ
ツシベーシヨン膜５を充分にエツチングできるも
のであるから、上記の湿式エツチングを省略し、
この乾式エツチングを第３Ｃ図の段階で適用して
１回のエツチングにより上記スルーホール６を形
成することもできる。
上記した説明から明らかなように、本実施例に
よれば、スクライブライン３上がフオトレジスト
８で覆われるようにしているので、スクライブラ
イン３上のパツシベーシヨン膜５は何らエツチン
グされず、従つてエツチング時に既述した如き微
小突起（実際にはシリコン入りアルミニウム中に
あつた、シリコン残渣等）に起因するシリコンエ
ツチングが全く生じることがない。この結果、乾
式エツチングに用いる反応ガスがパツド４上のパ
ツシベーシヨン膜５に対し安定に作用し、既述し
た如きエツチング速度の変動が生じない。このこ
とは、隣接するパツド４に比べてスクライブライ
ン３が圧倒的に大きいために、効果絶大である。
しかも、スクライブライン３上には耐湿性の良い
パツシベーシヨン膜５が残されるため、チツプを
プラスチツクパツケージに封入した場合でも充分
耐湿性が発輝され、その種のパツケージの実現が
可能となる。
よれば、スクライブライン３上がフオトレジスト
８で覆われるようにしているので、スクライブラ
イン３上のパツシベーシヨン膜５は何らエツチン
グされず、従つてエツチング時に既述した如き微
小突起（実際にはシリコン入りアルミニウム中に
あつた、シリコン残渣等）に起因するシリコンエ
ツチングが全く生じることがない。この結果、乾
式エツチングに用いる反応ガスがパツド４上のパ
ツシベーシヨン膜５に対し安定に作用し、既述し
た如きエツチング速度の変動が生じない。このこ
とは、隣接するパツド４に比べてスクライブライ
ン３が圧倒的に大きいために、効果絶大である。
しかも、スクライブライン３上には耐湿性の良い
パツシベーシヨン膜５が残されるため、チツプを
プラスチツクパツケージに封入した場合でも充分
耐湿性が発輝され、その種のパツケージの実現が
可能となる。
以上、本発明を例示したが、上述の実施例は本
発明の技術的思想に基いて更に変形が可能であ
る。たとえば、パツシベーシヨン膜として、上記
したＰ―SiO膜の他、プラズマ析出処理によつて
形成される膜に適用する場合も同様な効果を得る
ことができる。
発明の技術的思想に基いて更に変形が可能であ
る。たとえば、パツシベーシヨン膜として、上記
したＰ―SiO膜の他、プラズマ析出処理によつて
形成される膜に適用する場合も同様な効果を得る
ことができる。
本発明は、背景となつたプラズマ膜に適用した
場合について述べたが、上述したように、基板よ
りもエツチング速度が小さいパツシベーシヨン膜
を使用する場合に有効である。
場合について述べたが、上述したように、基板よ
りもエツチング速度が小さいパツシベーシヨン膜
を使用する場合に有効である。
図面は本発明の実施例を示すものであつて、第
１図はスクライブライン及びパツド部分の拡大平
面図、第２図は第１図のＸ―Ｘ線断面図、第３Ａ
〜第３Ｄ図は第２図の構造の形成方法を工程順に
示す各断面図である。 なお、図面に用いられている符号において、３
はスクライブライン、４はアルミニウムパツド、
５はフアイナルパツシベーシヨン膜、８はフオト
レジストである。
１図はスクライブライン及びパツド部分の拡大平
面図、第２図は第１図のＸ―Ｘ線断面図、第３Ａ
〜第３Ｄ図は第２図の構造の形成方法を工程順に
示す各断面図である。 なお、図面に用いられている符号において、３
はスクライブライン、４はアルミニウムパツド、
５はフアイナルパツシベーシヨン膜、８はフオト
レジストである。
Claims (1)
- 【特許請求の範囲】 １ 次の工程からなる半導体装置の製造方法。 (イ) 半導体装置の一表面上に選択的に絶縁膜層を
有し、かつ所定箇所に外部と電気的に接続可能
とされる導体層を有するものを用意する工程。 (ロ) 全表面上に耐湿性のあるパツシベーシヨン膜
を形成する工程。 (ハ) 外部と電気的に接続可能とされる導体層領域
上のみに開口を有するエツチングマスクを前記
パツシベーシヨン膜上に設ける工程。 (ニ) 前記エツチングマスクを用いて前記パツシベ
ーシヨン膜をドライエツチングにより選択的に
除去する工程。 ２ 前記絶縁膜は、半導体基体表面の周辺部を除
く表面上に形成されていることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。 ３ 前記絶縁膜層を設ける工程と前記パツシベー
シヨン膜を設ける工程の間に、リンシリケートガ
ラス膜を設ける工程を有することを特徴とする特
許請求の範囲第１項又は第２項記載の半導体装置
の製造方法。 ４ 前記パツシベーシヨン膜を形成する工程は、
プラズマ放電により析出させた酸化シリコン層を
形成する工程よりなることを特徴とする特許請求
の範囲第１項又は第３項記載の半導体装置の製造
方法。 ５ 前記パツシベーシヨン膜を形成する工程は、
プラズマ放電により析出させた酸化シリコン層を
形成する工程と、リンシリケートガラス膜を形成
する工程よりなることを特徴とする特許請求の範
囲第１項又は第３項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187055A JPS5889828A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187055A JPS5889828A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889828A JPS5889828A (ja) | 1983-05-28 |
| JPH0122737B2 true JPH0122737B2 (ja) | 1989-04-27 |
Family
ID=16199379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187055A Granted JPS5889828A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889828A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114367A (ja) * | 1973-02-28 | 1974-10-31 | ||
| JPS53101267A (en) * | 1977-02-16 | 1978-09-04 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-11-24 JP JP56187055A patent/JPS5889828A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5889828A (ja) | 1983-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| JP4564166B2 (ja) | ウエハ・パッシベーション層の形成方法 | |
| US5403777A (en) | Semiconductor bond pad structure and method | |
| JPH03129855A (ja) | 半導体装置の製造方法 | |
| US6388337B1 (en) | Post-processing a completed semiconductor device | |
| JP2597396B2 (ja) | シリコーンゴム膜のパターン形成方法 | |
| JPS59232424A (ja) | 半導体装置とその製造法 | |
| JPH0122737B2 (ja) | ||
| JP3729680B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH10312980A (ja) | 半導体装置の製造方法 | |
| JPS59168640A (ja) | 半導体装置の製造方法 | |
| JP3997554B2 (ja) | 半導体装置の製造方法 | |
| KR940007290B1 (ko) | 와이어 본딩 패드 형성방법 | |
| JPS5893353A (ja) | 半導体装置の製造方法 | |
| JPS63205930A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61125152A (ja) | 半導体装置の製造方法 | |
| JP2727605B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0383341A (ja) | 半導体装置の製造方法 | |
| CN114899114A (zh) | 一种集成芯片的加工制备工艺 | |
| JPS613413A (ja) | 半導体装置の製造方法 | |
| JPS63257229A (ja) | 半導体装置の製造方法 | |
| JPH0695543B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0287526A (ja) | 半導体装置の製造方法 | |
| JPS6054468A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0917792A (ja) | 半導体装置の製造方法 |