JPH0695543B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0695543B2 JPH0695543B2 JP59199565A JP19956584A JPH0695543B2 JP H0695543 B2 JPH0695543 B2 JP H0695543B2 JP 59199565 A JP59199565 A JP 59199565A JP 19956584 A JP19956584 A JP 19956584A JP H0695543 B2 JPH0695543 B2 JP H0695543B2
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- JP
- Japan
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- wiring
- semiconductor device
- insulating film
- film
- semiconductor chip
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置及びその製造方法に係り、特に、
フリップ・チップ方式による半導体装置の製造方法に適
用して有効な技術に関するものである。
フリップ・チップ方式による半導体装置の製造方法に適
用して有効な技術に関するものである。
フリップ・チップ方式による半導体装置の製造方法は、
例えば保護膜として厚さ３乃至４μｍの石英スパッタ膜
を大規模集積回路（LSI）配線上に被着し、その後電極
部が形成される部分にホトエッチング法で穴（スルーホ
ール）あけを行い、アルミニウム（Al）接続用配線（パ
ツド）を露出している。
例えば保護膜として厚さ３乃至４μｍの石英スパッタ膜
を大規模集積回路（LSI）配線上に被着し、その後電極
部が形成される部分にホトエッチング法で穴（スルーホ
ール）あけを行い、アルミニウム（Al）接続用配線（パ
ツド）を露出している。
しかしながら、このようなフリップ・チップ方式による
半導体装置の製造方法では、エッチング時間が約60分も
かかるため、穴（スルーホール）ダレ幅は、片側で４乃
至20μｍのばらつきが発生し、微細化の適用が困難であ
るであることを、本発明者は発見した。
半導体装置の製造方法では、エッチング時間が約60分も
かかるため、穴（スルーホール）ダレ幅は、片側で４乃
至20μｍのばらつきが発生し、微細化の適用が困難であ
るであることを、本発明者は発見した。
なお、フリップ・チップ技術については、馬場玄式著、
「最新・電子デバイス事典」昭和51年３月20日発行、P3
63〜P364に記載されている。
「最新・電子デバイス事典」昭和51年３月20日発行、P3
63〜P364に記載されている。
本発明の目的は、半導体装置において、突起電極が微細
化しても突起電極と接続用配線とが電気的に良好に接続
可能とし、かつ半導体装置の信頼性を向上させることが
可能な技術を提供することにある。
化しても突起電極と接続用配線とが電気的に良好に接続
可能とし、かつ半導体装置の信頼性を向上させることが
可能な技術を提供することにある。
本発明の他の目的は、半導体装置製造方法において、突
起電極の形成時間が短縮でき、かつ半導体装置の信頼性
の向上をはかることができる技術を提供することにあ
る。
起電極の形成時間が短縮でき、かつ半導体装置の信頼性
の向上をはかることができる技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、半導体装置において、突起電極の下地金属膜
と電気的に接続される接続用配線を、配線基板又は半導
体チップ保護用絶縁膜の表面と同じ高さの位置に形成す
ることにより、突起電極が微細化しても突起電極と接続
用配線とが電気的に良好に接続して半導体装置の信頼性
を向上させるようにしたものである。
と電気的に接続される接続用配線を、配線基板又は半導
体チップ保護用絶縁膜の表面と同じ高さの位置に形成す
ることにより、突起電極が微細化しても突起電極と接続
用配線とが電気的に良好に接続して半導体装置の信頼性
を向上させるようにしたものである。
また、半導体装置製造方法において、接続用配線の上に
接続用配線と異なる金属からなる分離金属膜を形成し、
保護用絶縁膜を形成した後、前記分離金属膜をエッチン
グして保護用絶縁膜に穴（スルーホール）を形成するこ
となく、接続用配線を露出することにより、突起電極の
形成時間を短縮でき、かつ半導体装置の信頼性の向上を
はかることができるようにしたものである。
接続用配線と異なる金属からなる分離金属膜を形成し、
保護用絶縁膜を形成した後、前記分離金属膜をエッチン
グして保護用絶縁膜に穴（スルーホール）を形成するこ
となく、接続用配線を露出することにより、突起電極の
形成時間を短縮でき、かつ半導体装置の信頼性の向上を
はかることができるようにしたものである。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
〔実施例〕 第１図及び第２図は、本発明をフリップ・チップ方式に
よるマルチチップ型LSIに適用した一実施例の構成を説
明するための図であり、第１図は、そのリードを省略し
た一部断面図、第２図は、第１図の○印で囲んだ部分の
断面拡大図である。
よるマルチチップ型LSIに適用した一実施例の構成を説
明するための図であり、第１図は、そのリードを省略し
た一部断面図、第２図は、第１図の○印で囲んだ部分の
断面拡大図である。
第１図において、１は例えばシリコン等の半導体からな
る配線基板であり、その配線基板１の上に配線が設けら
れている。その配線の接続部の上には例えば半田バンプ
等の突起電極２を介して複数のLSIチップ３がフェース
ダウンボンディングされている。
る配線基板であり、その配線基板１の上に配線が設けら
れている。その配線の接続部の上には例えば半田バンプ
等の突起電極２を介して複数のLSIチップ３がフェース
ダウンボンディングされている。
第２図において、４は配線基板１上に設けられた第１配
線であり、例えばアルミニウム（Al）等を用いる。５は
第１配線４間を絶縁するための第１層間絶縁膜、６は第
１層間絶縁膜５の上に設けられた第２配線であり、第１
層間絶縁膜５に穴（スルーホール）を介して第１配線に
接続されている。第２配線６は、例えばアルミニウム等
を用いる。７は第２層間絶縁膜、８は第２配線６の上に
設けられた接続用配線（パッド）、９は第２層間絶縁層
７の上に設けられた第３配線であり、それぞれ例えばア
ルミニウム等を用いる。10は分離用金属膜であり、接続
用配線８の高さを半導体チップ保護用絶縁膜11の表面と
略同じにして平坦化するためのものである。半導体チッ
プ保護用絶縁膜11は例えば石英スパッタ技術により被着
した石英膜を用いる。12は突起電極を形成するための下
地金属膜であり、例えばCr/Cr＋Cu/Cu/Auを用いる。２
は突起電極であり、例えば半田バンプを用いる。
線であり、例えばアルミニウム（Al）等を用いる。５は
第１配線４間を絶縁するための第１層間絶縁膜、６は第
１層間絶縁膜５の上に設けられた第２配線であり、第１
層間絶縁膜５に穴（スルーホール）を介して第１配線に
接続されている。第２配線６は、例えばアルミニウム等
を用いる。７は第２層間絶縁膜、８は第２配線６の上に
設けられた接続用配線（パッド）、９は第２層間絶縁層
７の上に設けられた第３配線であり、それぞれ例えばア
ルミニウム等を用いる。10は分離用金属膜であり、接続
用配線８の高さを半導体チップ保護用絶縁膜11の表面と
略同じにして平坦化するためのものである。半導体チッ
プ保護用絶縁膜11は例えば石英スパッタ技術により被着
した石英膜を用いる。12は突起電極を形成するための下
地金属膜であり、例えばCr/Cr＋Cu/Cu/Auを用いる。２
は突起電極であり、例えば半田バンプを用いる。
次に、本実施例のマルチチップ型LSIの製造方法につい
て説明する。
て説明する。
第３図乃至第５図は、本実施例のマルチチップ型LSIの
製造方法の各工程における要部断面図である。
製造方法の各工程における要部断面図である。
本実施例のマルチチップ型LSI製造方法は、まず、第３
図に示すように、配線基板１の上に第１配線４を形成す
る。例えばシリコンウエハー表面にアルミニウムを直流
スパッタ技術により膜厚１μｍを被着し、その後ホトエ
ッチング技術により所定形状に加工して形成する。
図に示すように、配線基板１の上に第１配線４を形成す
る。例えばシリコンウエハー表面にアルミニウムを直流
スパッタ技術により膜厚１μｍを被着し、その後ホトエ
ッチング技術により所定形状に加工して形成する。
次に、第１層間絶縁膜５を配線基板１の上に形成する。
例えば化学的気相析出（CVD）技術によりシリコンウエ
ハー表面に酸化シリコン（SiO2）膜を堆積させ、その後
ホトエッチング技術により所定の位置に穴あけを行い、
アルミニウム配線の接続部分を露出させる。
例えば化学的気相析出（CVD）技術によりシリコンウエ
ハー表面に酸化シリコン（SiO2）膜を堆積させ、その後
ホトエッチング技術により所定の位置に穴あけを行い、
アルミニウム配線の接続部分を露出させる。
次に、第２配線６を第１配線４と同様の手法で加工して
形成する。例えばアルミニウム配線を形成する。
形成する。例えばアルミニウム配線を形成する。
次に、第４図に示すように、第２配線６の上に第２層間
絶縁膜７を形成する。例えば高周波（Rf）スパッタ技術
により、石英膜の絶縁層を第２アルミニウム配線の表面
に被着させる。その後に、ホトエッチング技術により所
定の位置に穴あけして、第２配線６の接続部分を露出さ
せる。
絶縁膜７を形成する。例えば高周波（Rf）スパッタ技術
により、石英膜の絶縁層を第２アルミニウム配線の表面
に被着させる。その後に、ホトエッチング技術により所
定の位置に穴あけして、第２配線６の接続部分を露出さ
せる。
次に、第２配線６の接続部分及び第２層間絶縁膜７の上
に接続用配線８及び第３アルミニウム配線９をそれぞれ
形成する。例えば直流スパッタ技術によりアルミニウム
膜厚２μｍを被着する。
に接続用配線８及び第３アルミニウム配線９をそれぞれ
形成する。例えば直流スパッタ技術によりアルミニウム
膜厚２μｍを被着する。
次に、接続用配線８及び第３配線９の上に分離用金属膜
10を形成する。例えば直流スパッタ技術により、タンタ
ル（Ta）膜を膜厚0.1〜0.2μｍ被着する。
10を形成する。例えば直流スパッタ技術により、タンタ
ル（Ta）膜を膜厚0.1〜0.2μｍ被着する。
次に、例えば、ポジ系のホトレジストを２μｍ塗布し、
通常のホトリソ技術を用いてマスク13を形成する処理
（感光〜現像）を行う。その後、プラズマエッチング技
術により、四フッ化炭素（CF4）ガスに４〜８％の酸素
（O2）を混合した混合ガスで分離用金属膜10をエッチン
グする。
通常のホトリソ技術を用いてマスク13を形成する処理
（感光〜現像）を行う。その後、プラズマエッチング技
術により、四フッ化炭素（CF4）ガスに４〜８％の酸素
（O2）を混合した混合ガスで分離用金属膜10をエッチン
グする。
次に、四塩化炭素（Ccl4）ガスに４〜８％の酸素を混合
した混合ガスで第３層配線用アルミニウム膜をエッチン
グして接続用配線８及び第３配線９を形成する。その後
ホトレジスト膜のマスク13を剥離剤で除去する。
した混合ガスで第３層配線用アルミニウム膜をエッチン
グして接続用配線８及び第３配線９を形成する。その後
ホトレジスト膜のマスク13を剥離剤で除去する。
次に、第５図に示すように、半導体チップ保護用絶縁膜
11例えば石英膜を、基板バイアス型の高周波スパッタ技
術により、２〜３μｍ被着すると、例えば、接続用配線
８の線幅が第３配線９の線幅により小さく、その比率が
約10分の１であると、接続用配線８の上の石英膜は第３
配線９の上の膜厚よりも薄くなり、接続用配線８の肩部
が露出する。
11例えば石英膜を、基板バイアス型の高周波スパッタ技
術により、２〜３μｍ被着すると、例えば、接続用配線
８の線幅が第３配線９の線幅により小さく、その比率が
約10分の１であると、接続用配線８の上の石英膜は第３
配線９の上の膜厚よりも薄くなり、接続用配線８の肩部
が露出する。
次に、フッ酸：フッ化アンモニウム：水＝1:20:7の容積
比で混合されたフッ酸・フッ化アンモニウム・水のエッ
チング液でソフトエッチングを行い、確実に接続用配線
８の肩部を露出させる。
比で混合されたフッ酸・フッ化アンモニウム・水のエッ
チング液でソフトエッチングを行い、確実に接続用配線
８の肩部を露出させる。
次に、フッ酸：硝酸＝1:20の容積比で混合されたフッ酸
・硝酸混合液のエッチング液により、接続用配線８の上
の分離用金属膜10であるタンタル膜14をエッチングす
る。これにより分離用金属10の上に形成されている絶縁
膜（保護用絶縁膜11の形成時に形成された絶縁膜）15を
除去され、接続用配線８が露出される。
・硝酸混合液のエッチング液により、接続用配線８の上
の分離用金属膜10であるタンタル膜14をエッチングす
る。これにより分離用金属10の上に形成されている絶縁
膜（保護用絶縁膜11の形成時に形成された絶縁膜）15を
除去され、接続用配線８が露出される。
次に、第２図に示すように、配線基板１と半導体チップ
３とを接続するための半田バンプ下地金属膜12及び突起
電極２を形成し、この突起電極２を介して半導体チップ
３を配線基板１に電気的に接続してマルチチップ型LSI
が完成する。
３とを接続するための半田バンプ下地金属膜12及び突起
電極２を形成し、この突起電極２を介して半導体チップ
３を配線基板１に電気的に接続してマルチチップ型LSI
が完成する。
なお、配線基板１の保護用絶縁膜11のスパッタ、例えば
石英の高周波スパッタ技術におけるバイアス条件によっ
ては、保護用絶縁膜11の穴（スルーホール）あけ用のホ
トレジストを用いたマスク形成工程をなくすることがで
き、直接石英スパッタのソフトエッチングするだけで、
接続用配線を露出さることもできる。
石英の高周波スパッタ技術におけるバイアス条件によっ
ては、保護用絶縁膜11の穴（スルーホール）あけ用のホ
トレジストを用いたマスク形成工程をなくすることがで
き、直接石英スパッタのソフトエッチングするだけで、
接続用配線を露出さることもできる。
以上の説明からわかるように、この実施例によれば、配
線基板１と半導体チップ３とを接続する際に、配線基板
１の保護用絶縁膜11に穴（スルーホール）を形成しない
ので、穴形状寸法のダレ幅のバラツキをなくすることが
でき、かつ突起電極２間の寸法を約30μｍ程度縮小でき
る。また、突起電極２の径も約30μｍ程度小さくするこ
とができるので、突起電極２の高集積化がはかれる。
線基板１と半導体チップ３とを接続する際に、配線基板
１の保護用絶縁膜11に穴（スルーホール）を形成しない
ので、穴形状寸法のダレ幅のバラツキをなくすることが
でき、かつ突起電極２間の寸法を約30μｍ程度縮小でき
る。また、突起電極２の径も約30μｍ程度小さくするこ
とができるので、突起電極２の高集積化がはかれる。
また、配線基板１の保護用絶縁膜11のエッチング作業の
短縮時間はバッチ当り約50〜60分短縮することができ
る。また、これにより配線の電気的特性の変化を低減し
て安定した電気的特性を得ることができる。
短縮時間はバッチ当り約50〜60分短縮することができ
る。また、これにより配線の電気的特性の変化を低減し
て安定した電気的特性を得ることができる。
また、接続部の接続用配線８を複数個に分割して形成す
ることにより、たとえ一つ接続用配線が接続不良であっ
て全体としては電気的に接続されているので、接続部の
信頼性を向上させることができる。
ることにより、たとえ一つ接続用配線が接続不良であっ
て全体としては電気的に接続されているので、接続部の
信頼性を向上させることができる。
以上説明したよに、本願で開示した新規な技術によれ
ば、次に述べるような効果を得ることができる。
ば、次に述べるような効果を得ることができる。
（１）配線基板と半導体チップとを接続する際に、配線
基板及び半導体チップの保護用絶縁膜に穴（スルーホー
ル）を形成しないので、穴形状寸法のダレ幅のバラツキ
をなくすることができる。
基板及び半導体チップの保護用絶縁膜に穴（スルーホー
ル）を形成しないので、穴形状寸法のダレ幅のバラツキ
をなくすることができる。
（２）前記（１）により、突起電極間の寸法を縮小でき
る。
る。
（３）前記（１）により、突起電極の径を小さくするこ
とができる。
とができる。
（４）前記（１）乃至（３）により、半導体装置の電極
の高集積化をはかることができる。
の高集積化をはかることができる。
（５）前記（１）により、配線基板又は半導体チップの
保護用絶縁膜のエッチング作業の時間を短縮することが
できる。
保護用絶縁膜のエッチング作業の時間を短縮することが
できる。
（６）接続部の接続用配線を複数個に分割して形成する
ことにより、たとえ一つ接続用配線が接続不良であって
全体としては電気的に接続されているので、接続部の信
頼性を向上させることができる。
ことにより、たとえ一つ接続用配線が接続不良であって
全体としては電気的に接続されているので、接続部の信
頼性を向上させることができる。
（７）前記（１）乃至（６）により、半導体装置の信頼
性の向上及び高集積化をはかることができる。
性の向上及び高集積化をはかることができる。
以上、本発明を実施例にもとずき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
なお、前記実施例は、本発明をマルチチップ型LSIの配
線基板の接続用配線の形成技術に適用した例について説
明したが、本発明は、半導体チップ側の接続用配線の形
成技術にも適用できることは勿論である。
線基板の接続用配線の形成技術に適用した例について説
明したが、本発明は、半導体チップ側の接続用配線の形
成技術にも適用できることは勿論である。
第１図及び第２図は、本発明をフリップ・チップ方式に
よるマルチチップ型LSIに適用した一実施例の構成を説
明するための図であり、 第１図は、そのリードを省略した一部断面図、 第２図は、第１図の○印で囲んだ部分の断面拡大図、 第３図乃至第５図は、本実施例のマルチチップLSIの製
造方法の各工程における要部断面図である。 図中、１…配線基板、２…突起電極、３…LSIチップ、
４…第１配線、５…第１層間絶縁膜、６…第２配線、７
…第２層間絶縁膜、８…接続用配線、９…第３配線、10
…分離用金属膜、11…保護用絶縁膜、12…下地金属膜、
13…マスク、14…分離除去される分離用金属膜、15…分
離除去される絶縁物である。
よるマルチチップ型LSIに適用した一実施例の構成を説
明するための図であり、 第１図は、そのリードを省略した一部断面図、 第２図は、第１図の○印で囲んだ部分の断面拡大図、 第３図乃至第５図は、本実施例のマルチチップLSIの製
造方法の各工程における要部断面図である。 図中、１…配線基板、２…突起電極、３…LSIチップ、
４…第１配線、５…第１層間絶縁膜、６…第２配線、７
…第２層間絶縁膜、８…接続用配線、９…第３配線、10
…分離用金属膜、11…保護用絶縁膜、12…下地金属膜、
13…マスク、14…分離除去される分離用金属膜、15…分
離除去される絶縁物である。
Claims (4)
- 【請求項１】配線を設けた半導体チップ塔載用基板又は
半導体チップにおける突起電極の下地金属膜と接続用配
線とを接着させて基板と半導体チップを電気的に接続し
た半導体装置において、前記突起電極の下地金属膜と電
気的に接続される接続用配線を、配線基板又は半導体チ
ップの保護用絶縁膜の表面と略同じ高さの位置に形成し
たことを特徴とする半導体装置。 - 【請求項２】前記接続用配線を複数個に分離したことを
特徴する特許請求の範囲第１項記載の半導体装置。 - 【請求項３】半導体チップ塔載用基板又は半導体チップ
上に第１配線を複数形成する工程と、該第１配線の各線
間を絶縁する第１層間絶縁膜を形成する工程と、該第１
層間絶縁膜の上に前記第１配線と電気的に接続する第２
配線を形成する工程と、該第２配線とその一端部が電気
的に接続し、その他端部が後段工程で形成される保護用
絶縁膜の表面と略同じ高さとなるように接続用配線を形
成する工程と、該接続用配線の他端部の上に接続用配線
と異なる金属からなる分離金属膜を形成する工程と、保
護用絶縁膜をその表面が前記接続用配線の高さと略同じ
になるような膜厚に形成する工程と、該工程の後前記分
離金属膜をエッチングして前記接続用配線を露出させる
工程と、該露出部に突起電極の下地金属膜を形成する工
程を具備したことを特徴とする半導体装置製造方法。 - 【請求項４】前記分離金属膜をタンタルで形成したこと
を特徴とする特許請求の範囲第３項記載の半導体装置製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199565A JPH0695543B2 (ja) | 1984-09-26 | 1984-09-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199565A JPH0695543B2 (ja) | 1984-09-26 | 1984-09-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6178140A JPS6178140A (ja) | 1986-04-21 |
| JPH0695543B2 true JPH0695543B2 (ja) | 1994-11-24 |
Family
ID=16409941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199565A Expired - Lifetime JPH0695543B2 (ja) | 1984-09-26 | 1984-09-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952206B2 (en) * | 2005-09-27 | 2011-05-31 | Agere Systems Inc. | Solder bump structure for flip chip semiconductor devices and method of manufacture therefore |
| US7985671B2 (en) * | 2008-12-29 | 2011-07-26 | International Business Machines Corporation | Structures and methods for improving solder bump connections in semiconductor devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662398A (en) * | 1979-10-26 | 1981-05-28 | Nippon Electric Co | Method of manufacturing high density multilayer board |
| JPS58157147A (ja) * | 1982-03-12 | 1983-09-19 | Mitsubishi Electric Corp | 混成集積回路基板 |
| JPS59135796A (ja) * | 1983-01-24 | 1984-08-04 | 日本電気株式会社 | 高密度多層配線基板 |
-
1984
- 1984-09-26 JP JP59199565A patent/JPH0695543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6178140A (ja) | 1986-04-21 |
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