JPS61125152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61125152A JPS61125152A JP24761584A JP24761584A JPS61125152A JP S61125152 A JPS61125152 A JP S61125152A JP 24761584 A JP24761584 A JP 24761584A JP 24761584 A JP24761584 A JP 24761584A JP S61125152 A JPS61125152 A JP S61125152A
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- Japan
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- oxide film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に係り、特に、半導体
基板上の位置によって配線層の層数が異なる領域を有す
る回路が形成される半導体集積回路の製造方法に関す。
基板上の位置によって配線層の層数が異なる領域を有す
る回路が形成される半導体集積回路の製造方法に関す。
半導体集積回路（ＩＣ）の高集積化に伴い、半導体基板
上における配線層は多層化する傾向にある。
上における配線層は多層化する傾向にある。
この際、基板の全領域に渡り同数の配線層になるとは限
られない。その層数の異なる領域が有る場合には、真領
域を横切る配線層に段差が生ずるが、配線を形成する上
では、その段差が緩和されていることが望ましい。
られない。その層数の異なる領域が有る場合には、真領
域を横切る配線層に段差が生ずるが、配線を形成する上
では、その段差が緩和されていることが望ましい。
〔従来の技術と発明が解決しようとする問題点〕例えば
、高集積化されたメモリＩＣにおける、配線層の多層化
の一例は側断面図で示した第２図の如くである。
、高集積化されたメモリＩＣにおける、配線層の多層化
の一例は側断面図で示した第２図の如くである。
同図において、１はシリコン（Ｓｉ）基板、２はメモリ
セル領域、３はその外側にある周辺回路領域、４ａ〜４
ｃはメモリセル領域２の領域内配線、５は周辺回路領域
３の領域内配線、６は領域内配線４ａ〜４ｃおよび５を
絶縁する絶縁層、７はメモリセル領域２と周辺回路領域
３とを接続する領域間配線である。
セル領域、３はその外側にある周辺回路領域、４ａ〜４
ｃはメモリセル領域２の領域内配線、５は周辺回路領域
３の領域内配線、６は領域内配線４ａ〜４ｃおよび５を
絶縁する絶縁層、７はメモリセル領域２と周辺回路領域
３とを接続する領域間配線である。
メモリセル領域２は一つのセルに数万個程度のメモリ素
子を収容しているため、その領域内配線は錯綜し４ａ〜
４ｃが示すように三層に配置されている。それに対し周
辺回路領域３の領域内配線５の配置は一層で足りている
。
子を収容しているため、その領域内配線は錯綜し４ａ〜
４ｃが示すように三層に配置されている。それに対し周
辺回路領域３の領域内配線５の配置は一層で足りている
。
このため絶縁層６の表面には、メモリセル領域２と周辺
回路領域３との境界部に段差が出来る。
回路領域３との境界部に段差が出来る。
このことは、領域間配線７の形成において、該段差を横
切る部分の厚さを充分に確保することを困難にして配線
７の信頼性を低下させ、延いてはＩＣの信頼性を低下さ
せる問題となる。
切る部分の厚さを充分に確保することを困難にして配線
７の信頼性を低下させ、延いてはＩＣの信頼性を低下さ
せる問題となる。
上記問題点は、半導体基板上の位置によって配線層の層
数が異なる領域を有する回路を形成するに際して、該基
板上面における該層数の多い領域に選択的に熱酸化膜を
形成し該熱酸化膜を除去して富みを形成した後、該窪み
内に配線を形成する本発明の半導体装置の製造方法によ
って解決される。
数が異なる領域を有する回路を形成するに際して、該基
板上面における該層数の多い領域に選択的に熱酸化膜を
形成し該熱酸化膜を除去して富みを形成した後、該窪み
内に配線を形成する本発明の半導体装置の製造方法によ
って解決される。
上記方法によって窪みを形成すれば、配線層の層数の多
い領域の基板表面が予め低くなり然もその周辺部はなだ
らかに傾斜するので、配線層数の多い領域と少ない領域
との境界部において従来問題になっていた絶縁層表面の
段差を緩和させることが可能になる。
い領域の基板表面が予め低くなり然もその周辺部はなだ
らかに傾斜するので、配線層数の多い領域と少ない領域
との境界部において従来問題になっていた絶縁層表面の
段差を緩和させることが可能になる。
このことは、絶縁層表面で両頭域を接続する配線の該段
差を横切る部分の厚さを充分に確保させて該配線の信頼
性を向上させることが可能になり、延いてはＩＣの信頼
性向上を可能にさせる。
差を横切る部分の厚さを充分に確保させて該配線の信頼
性を向上させることが可能になり、延いてはＩＣの信頼
性向上を可能にさせる。
以下本発明の製造方法による配線の段差緩和の一実施例
を工程順側断面図で示した第１図（ａ）〜（ｄｌにより
説明する。全図を通じ同一符号は同一対象物を示す。
を工程順側断面図で示した第１図（ａ）〜（ｄｌにより
説明する。全図を通じ同一符号は同一対象物を示す。
第１図図示の工程で形成するｉｃは第２図図示のＩＣに
対応するものである。
対応するものである。
Ｓｉ基板１に回路を形成するに先立ち、図（ａ１図示の
ように、基板１の上面に通常の熱酸化法で厚さ約０．０
５μｍの二酸化シリコン（Ｓｉ０２）層８ａと、その上
に通常の方法例えばＣＶＤ法で厚さ約０．１μｍの窒化
シリコン（ＳｉＮ）層８ｂとを形成し、ＳｉＮ層８ｂの
メモリセル領域２部分を通常の方法例えばドライエツチ
ング法により除去する。
ように、基板１の上面に通常の熱酸化法で厚さ約０．０
５μｍの二酸化シリコン（Ｓｉ０２）層８ａと、その上
に通常の方法例えばＣＶＤ法で厚さ約０．１μｍの窒化
シリコン（ＳｉＮ）層８ｂとを形成し、ＳｉＮ層８ｂの
メモリセル領域２部分を通常の方法例えばドライエツチ
ング法により除去する。
次ぎに、図（′ｂ）図示のように、ＳｉＮ層８ｂをマス
クにしてメモリセル領域２部分に例えば厚さ約ｌμ請の
熱酸化膜９ （成分：５ｉＯｚ）を形成する。これは、
例えば酸素（０２）雰囲気中で約１０００℃に加熱する
と言う通常の方法でよい。
クにしてメモリセル領域２部分に例えば厚さ約ｌμ請の
熱酸化膜９ （成分：５ｉＯｚ）を形成する。これは、
例えば酸素（０２）雰囲気中で約１０００℃に加熱する
と言う通常の方法でよい。
次いで、図（Ｃ１図示のように、ＳｉＮ層８ｂとＳｉ０
２層８ａと熱酸化膜９とをエツチング除去して窪み１０
を形成し、基板１に窪みｌＯを設けた半導体基板１ａを
形成する。このエツチングは、例えばＳｉＮ層８ｂに対
して燐酸（Ｈ３ＰＯ４） 、Ｓｉ０２層８ａと熱酸化膜
９に対して弗酸（）ＩＦ）と言うようなウェットエツチ
ングがよい。
２層８ａと熱酸化膜９とをエツチング除去して窪み１０
を形成し、基板１に窪みｌＯを設けた半導体基板１ａを
形成する。このエツチングは、例えばＳｉＮ層８ｂに対
して燐酸（Ｈ３ＰＯ４） 、Ｓｉ０２層８ａと熱酸化膜
９に対して弗酸（）ＩＦ）と言うようなウェットエツチ
ングがよい。
このようにして形成された窪み１０の周辺部はなだらか
に傾斜し、内面は基板１の上面と同様に残留応力がな（
且つ滑らかである。
に傾斜し、内面は基板１の上面と同様に残留応力がな（
且つ滑らかである。
この後、第２図図示の場合と同様にして、基板ｌａ上に
メモリセル、周辺回路、配線を形成すれば図（ｄ１図示
のようになる。そこに形成される絶縁層６ａの表面にお
けるメモリセル領域２と周辺回路領域３との境界部に出
来る段差は、従来の絶縁層６における段差より大幅に緩
和されている。このため、従来の領域間配線７に対応す
る領域間配線７ａは、該段差を横切る部分においても充
分な厚さが確保されて、従来のような信頼性の低下を招
くことがない。
メモリセル、周辺回路、配線を形成すれば図（ｄ１図示
のようになる。そこに形成される絶縁層６ａの表面にお
けるメモリセル領域２と周辺回路領域３との境界部に出
来る段差は、従来の絶縁層６における段差より大幅に緩
和されている。このため、従来の領域間配線７に対応す
る領域間配線７ａは、該段差を横切る部分においても充
分な厚さが確保されて、従来のような信頼性の低下を招
くことがない。
なお、上述の説明はメモリＩＣを例にしたが、本発明の
適用はメモリｔＣに限定されるものではない。
適用はメモリｔＣに限定されるものではない。
以上説明したように、本発明の製造方法によれば、半導
体基板上の位置によって配線層の層数が 。
体基板上の位置によって配線層の層数が 。
異なる領域を有する回路を形成する場合に、両頭域の境
界部における絶縁層表面の段差が緩和されて、両頭域を
接続する配線の該段差を横切る部分の厚さを充分に確保
することが出来て、該配線の信頼性を向上させることが
可能になり、延いてはＩＣの信頼性向上を可能にさせる
効果がある。
界部における絶縁層表面の段差が緩和されて、両頭域を
接続する配線の該段差を横切る部分の厚さを充分に確保
することが出来て、該配線の信頼性を向上させることが
可能になり、延いてはＩＣの信頼性向上を可能にさせる
効果がある。
図面において、
第１図（ａ）〜（ｄ）は本発明の製造方法による配線の
段差緩和の一実施例を模式的に示す工程順側断面図、 第２図は従来の製造方法による配線の段差の−例を模式
的に示す側断面図である。 また、図中において、 １、ｌａは半導体基板、 ２はメモリセル領域、３は周
辺回路領域、 ４ａ〜４ｃ、５は領域内配線、６．６
ａば絶縁層、 ７．７ａは領域間配線、８ａは５
ｉ０２層、 ８ｂはＳｉＮ層、９は熱酸化膜
、 １０は窪み、 をそれぞれ示す。 ネｌ ８
段差緩和の一実施例を模式的に示す工程順側断面図、 第２図は従来の製造方法による配線の段差の−例を模式
的に示す側断面図である。 また、図中において、 １、ｌａは半導体基板、 ２はメモリセル領域、３は周
辺回路領域、 ４ａ〜４ｃ、５は領域内配線、６．６
ａば絶縁層、 ７．７ａは領域間配線、８ａは５
ｉ０２層、 ８ｂはＳｉＮ層、９は熱酸化膜
、 １０は窪み、 をそれぞれ示す。 ネｌ ８
Claims (1)
- 半導体基板上の位置によって配線層の層数が異なる領
域を有する回路を形成するに際して、該基板上面におけ
る該層数の多い領域に選択的に熱酸化膜を形成し該熱酸
化膜を除去して窪みを形成した後、該窪み内に配線を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24761584A JPS61125152A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24761584A JPS61125152A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125152A true JPS61125152A (ja) | 1986-06-12 |
Family
ID=17166140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24761584A Pending JPS61125152A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227748U (ja) * | 1988-08-12 | 1990-02-22 | ||
| JPH02295163A (ja) * | 1989-05-10 | 1990-12-06 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| US6242337B1 (en) | 1997-10-08 | 2001-06-05 | Nec Corporation | Semiconductor device and method of manufacturing the same |
-
1984
- 1984-11-22 JP JP24761584A patent/JPS61125152A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0227748U (ja) * | 1988-08-12 | 1990-02-22 | ||
| JPH02295163A (ja) * | 1989-05-10 | 1990-12-06 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| US6242337B1 (en) | 1997-10-08 | 2001-06-05 | Nec Corporation | Semiconductor device and method of manufacturing the same |
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