JPH02288263A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、トランジスタとキャパシタとで構成されるメ
モリセルを二つ一対としたものが複数設けられてなる半
導体記憶装置に関する。

〔従来の技術〕

従来のこの種の半導体記憶装置（ダイナミックＲＡＭと
称される）を第３図に示して説明する。

図には二つ一対のメモリセルを記載している。

図中、ｌはｐ型シリコンなどの半導体基板、２゜３は半
導体基板１の内部上方に隣合わせに離間して拡散形成さ
れた高濃度ｎ型のソース拡散層、ドレイン拡散層、４は
ソース拡散層２とドレイン拡散層３との間の領域上にｐ
型不純物ドープのシリコン酸化膜などのゲート絶縁膜５
を介して積層形成されたｐ型不純物ドープのポリシリコ
ンなどからなるゲート電極であり、これらで電界効果ト
ランジスタが構成されている。

そして、隣合う二つの電界効果トランジスタの間の領域
において、中央には選択酸化技術により形成されたフィ
ールド酸化膜６が設けられているとともに、このフィー
ルド酸化膜６の両側で各ソース拡散層２の側方にはトレ
ンチ溝７が形成されている。フィールド酸化膜６の下方
には高濃度ｐ型のチャネルカット層ＩＡが拡散形成され
、トレンチ溝７の内面にはフィールド酸化膜６と接続さ
れた薄い酸化膜よりなる誘電体層８が被着形成されてい
るとともに、この誘電体層８で形成される凹部内にはポ
リシリコンなどからなる電極層９が埋め込み形成されて
いる。この誘電体層８と、電極層９およびトレンチ溝７
周辺の半導体基板ｌとでキャパシタが構成されている。

さらに、前記フィールド酸化膜６の上面には１１１ｉ記
電極層９と接続されるポリシリコンなどからなるセルプ
レー１・１０が被着形成されており、電極層９の上部に
はトレンチ溝７の溝幅とほぼ等しい大きさのワード線と
兼用されるトランスファーゲート１１がセルプレート絶
縁１１Ａｘ２を介して形成されている。なお、１３は二
つ一対のメモリセル形成領域を覆う絶縁膜、１４は絶縁
膜１３上に形成されたビット線であり、ビット線１４は
絶縁膜１３のコンタクトホール１５を介してドレイン拡
散層３に接続されている。

このような構造の二つ一対のメモリセルが複数半導体基
板１に形成されて、所定容量の半導体記憶装置が構成さ
れる。

このように、従来では、一対のメモリセルの各キャパシ
タを半導体基板１の内部に隣り合ねゼに形成して、両キ
ャパソタ間にフィールド酸化膜６を設けることによりそ
れらをｔ色縁分鉗する構造としている。

このような構成の半導体記憶装置における書き込み動作
、消去１す」作は、−船釣に周知なので説明を省略する
。

〔発明が解決しようとする課題〕

ところで、上記従来の半導体記憶装置では、対のメモリ
セルの各キャパシタを半導体基板１の内部に隣り合ねセ
に形成しているから、隣り合うキャパシタ間で各々に蓄
積される霊前の相互作用が半導体基板１の内部で生しや
すい。このような（１４造において、前記隣り合うキャ
パシタ間の絶縁分離を確実にするには、フィールド酸化
膜６の厚みを厚くしてセルプレー１・１０に電圧が加わ
ったときにもチャネルカットＪＩＩＡの表面が反転状態
にならないようにする必要があり、そのため、フィール
ド酸化膜６のバーズビークが基板幅方向で拡がってフィ
ールド酸化膜６の基板幅方向での寸法が大きくなってし
まう。

このようにキャパシタ間の絶縁層に１幅を充分に大きく
確保する必要があることが、メモリセルの高密度化を図
る上での障害となっており、近年益々要望される大容量
メモリの実現は到底不可能となっている。

本発明はこのような事情に鑑みて創案されたもので、一
対のメモリセルの各キャパシタ間の分離幅を短くしなが
らもその絶縁分離を確実にできるようにし、メモリセル
の高密度化を図ることを目的としている。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、トランジスタと
キャパシタとで構成されるメモリセルを二つ一対とした
ものが複数設けられてなる半導体記ｊｆＪ装置において
、次のような構成をとる。

本発明の半導体記憶装置は、半導体基板上に積層形成さ
れた絶縁層および半導体層を有し、この半導体層に形成
される一対のトランジスタ領域の間の前記絶縁層に所定
間隔を介して二つの溝が設けられ、この溝内にキャパシ
タが形成されていることに特徴を有する。

〔作用〕

上記ｆｆ４成によると、絶縁層の内部にキャパシタを形
成して、一対のメモリセルの各キャパシタ間に絶縁層を
介在させているので、キャパシタ間の分離幅を短くして
も絶縁分離が６育実となる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて詳細に説明す
る６ 第１図および第２図に本発明の一実施例を示している。

図には二つ一対のメモリセルを記載している。

図中、２０はｐ型ンリコンなどからなる半導体基板、２
１は半導体基板２０の表面に全面的に積層されたシリコ
ン酸化膜などの絶縁層、２２は絶縁層２１の表面に積層
されｐ型不純物がドープされたシリコンなどの半導体層
、２３．２４は半導体層２２の内部に隣り合わせに離間
して拡散形成された高７農度ｎ型のソース拡散層２　ド
レイン拡散層、２５はソース拡散層２３とドレイン拡散
層２４との間の領域の表面にシリコン酸化膜などからな
るゲート絶縁膜２６を介して積層されたポリシリコンな
どからなるゲート電極である。この半導体層２２の空乏
層２２ａ、ゲート絶縁膜２６．ソース拡散層２３．ドレ
イン拡散層２４およびゲート電極２５によって電界効果
トランジスタが構成されている。

また、２７は二つのトランジスタ形成領域間の絶縁層２
１内部に所定間隔を介して近接して刻設されたトレンチ
溝、２８はトレンチ溝２７の内面に被着形成されたリン
ドープドポリシリコンなどからなる第１電極、２９は第
１電極２８の表面に被着形成されたシリコン酸化膜また
は窒化膜などからなる誘電体層、３０は誘電体層２９で
囲むトレンチ溝２７に沿った形状の凹部内に充填形成さ
れたリンドープドポリシリコンなどからなる第２電極で
あり、これら第１電極２８．誘電体層２９および第２電
極３０によりキャパシタが構成されている。この第１電
掻２８はソース拡散層２３に接続されている。

なお、３１は隣り合う第２電極３０．３０と連続形成さ
れたセルプレート、３２は第２電極３０の表面にセルプ
レート絶縁膜３３を介して積層形成されたトランスファ
ゲート、３４は二つ一対のメモリセル形成領域を覆う絶
縁膜、３５は絶縁膜３４上に形成されたピント線であり
、ピント線３５は絶縁膜３４のコンタクトホール３６を
介してドレイン拡散層２４に接続されている。

このように、二つ一対のメモリセルの各キャパシタを絶
縁層２１の内部に形成して、両キャパシタ間に絶縁層２
１を介在させているので、キャパシタ間の分離幅を極く
短くしていても、両キャパシタが絶縁層２１により確実
に絶縁されることになる。

ちなみに、キャパシタ間の分離幅は従来のフィールド酸
化膜による分離幅の少なくとも１／２以下にと大幅に短
くできる。

また、上述したように電界効果トランジスタのソース拡
散層２３．ドレイン拡散層２４をｐ型不純物がドープさ
れたシリコン膜などからなる半導体層２２に形成してい
れば、ソース・ドレイン間の距離を短くしてもショート
チャネル効果を抑制できるので、トランジスタ領域の基
板幅方向の面積をも縮小することができる。

ところで、本実施例の半導体記憶装置における書き込み
動作、消去動作は従来のそれと基本的に同じであるので
、その説明を省略する。

次に、上記構造の半導体記憶装置の製造方法の一例を第
２図を用いて説明する。

■　半導体基板２０の表面に比較的厚いシリコン酸化膜
などの絶縁層２１を全面的に熱酸化により成長させるか
、またはデポジットする。あるいは予めこの絶縁Ｊｉ２
１を形成した半導体基板２０、例えばＳＯＩ基板（Ｓｉ
ｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）を用いる。こ
の絶縁層２１の表面にＣＶＤ技術でもってｎ型不純物を
ドープした比較的薄いシリコン膜よりなる半導体層２２
を全面的に形成する。この半導体層２２の表面において
トレンチ溝２７を形成すべき領域を除いてレジストＡを
被着し、このレジストＡをマスクとして半導体層２２お
よび絶縁層２１を所定深さまで反応性イオンエツチング
技術などによりエツチングし、トレンチ４２７を得る〔
第２図ｆａｔ参照〕。

■　レジス）Ａを除去した後、半導体層２２の一部に砒
素などの不純物をイオン注入して、アニールすることに
より半導体層２２に不純物層Ｂを形成する。この後、Ｃ
ＶＤ技術でもってリンなどのｎ型不純物をドープしたポ
リシリコン膜Ｃを全面的に形成する〔第２図（ｂｌ参照
〕。

■　トレンチ溝２７の内面および前記不純物層Ｂの上部
を除いてポリシリコンＩＩＩ　Ｃをホトエツチング技術
により除去して第１電極２８を得る。この後、熱酸化法
などにより薄いシリコン酸化膜りを全面的に形成すると
ともに、ＣＶＤ技術でもってリンなどのｎ型不純物をド
ープしたポリシリコン膜Ｅを全面的に形成する〔第２図
ｔｅｌ参照〕。

■　第１電極２８の上部を除いてポリシリコン膜Ｅおよ
びシリコン酸化１１ｉＤをホトエツチング技術により除
去して、誘電体層２９および第２電極３０を得る〔第２
図（ｄ＋参照〕。

■　熱酸化法によりシリコン酸化膜Ｆを全面的に形成す
るとともに、ＣＶＤ技術でもってリンなどのｎ型不純物
をドープしたポリシリコン膜Ｇを全面内に形成する〔第
２図ｔｅｌ参照〕。このシリコン酸化膜Ｆがゲート絶１
！　ＩＩｌ　２６　、セルプレート絶縁膜３３となる。

■　ホトエツチング技術により前記ポリソリコン膜Ｇを
パターニングすることにより、ゲート電極２５およびト
ランスファゲート３２を得る。これらをマスクとしてｎ
型不純物を半導体層２２内部にイオン注入する〔第２図
（ｆｌ参照〕。

■　アニールすることにより前記注入したイオンが半導
体層２２に拡散され、ソース拡散Ｊｉｉ２３およびドレ
イン拡散層２４が得られる〔第２図Ｆｇ）参照〕。

なお、ソース拡散層２３は前述の不純物層Ｂを含んでい
る。

■　この後、絶縁層３４およびビットＶＡ３５を形成す
ると、第１図に示す構造となる。

なお、上記実施例では、キャパシタを形成する溝をトレ
ンチ溝２６としているが、この溝はトランジスタ形成領
域を囲むように環状に形成してもよく、この環状の溝の
一部に前記キャパシタを形成するようにして実施するこ
とも可能である。

〔発明の効果〕

以上のように、本発明では、絶縁層の内部に一対のメモ
リセルにおける各キャパシタを隣り合わせに形成して、
この絶縁層を各キャパシタ間に介在させているから、こ
のキャパシタ間の分離幅を従来構造に比べて大幅に小さ
くしてもそれらの絶縁分離を確実にすることができる。

したがって、メモリセルの高密度化が実現できへように
なり、大容量メモリを製作できる結果となる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例にががり、第１
図は半導体記憶装置の縦断面図、第２図＋ａ＋〜Ｉｇ）
は第１図の半導体記憶装置の製造工程を示す工程図であ
る。 第３図は従来例の半導体記憶装置を示す縦断面図である
。 ２０・・・半導体基板、　　　２１・・・・・・絶縁層
、２２・・・半導体層、　　　　　２３・・・ソース拡
散層、２４・・・ドレイン拡散層、　２５・・・ゲート
電極、２６・・・ゲート絶縁膜、　　２７・・・トレン
チ溝、２８・・・第１電極、 ２９・・・誘電体層、 ３０・・・第２電極。 第１図

Claims (1)

【特許請求の範囲】
1. （１）トランジスタとキャパシタとで構成されるメモリ
   セルを二つ一対としたものが複数設けられてなる半導体
   記憶装置において、 半導体基板上に積層形成された絶縁層および半導体層を
   有し、この半導体層に形成される一対のトランジスタ領
   域の間の前記絶縁層に所定間隔を介して二つの溝が設け
   られ、この溝内にキャパシタが形成されていることを特
   徴とする半導体記憶装置。