JPH01227627A - 電源制御用トリガパルス発生回路 - Google Patents
電源制御用トリガパルス発生回路Info
- Publication number
- JPH01227627A JPH01227627A JP63053956A JP5395688A JPH01227627A JP H01227627 A JPH01227627 A JP H01227627A JP 63053956 A JP63053956 A JP 63053956A JP 5395688 A JP5395688 A JP 5395688A JP H01227627 A JPH01227627 A JP H01227627A
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- JP
- Japan
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- 230000010355 oscillation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000010349 pulsation Effects 0.000 description 1
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源制御用トリガパルス発生回路、特に電源回
路に使用される複数のスイッチングレギュレータのそれ
ぞれに与えるトリガパルスを発生するための電源制御用
トリガパルス発生回路に関する。
路に使用される複数のスイッチングレギュレータのそれ
ぞれに与えるトリガパルスを発生するための電源制御用
トリガパルス発生回路に関する。
従来、この種の電源制御用トリガパルス発生回λ−
路は、１つのスイッチングレギュレータから供給するこ
キが難しい大容量の直流電流を得るために、・ギュレー
タを並列運転する場合に用いられていて、入力電流の集
中ならびに出力電流の脈動を軽減するために、゛スイッ
チングレギュレータごとに均等に位相のずれたトリガパ
ルスを与えるように構成されている。また直流電流の容
量によって、スイッチングレギュレータの数が変っても
、この数に対応して均等に位相のずれたトリガパルスを
得゛られるように構成されている。
キが難しい大容量の直流電流を得るために、・ギュレー
タを並列運転する場合に用いられていて、入力電流の集
中ならびに出力電流の脈動を軽減するために、゛スイッ
チングレギュレータごとに均等に位相のずれたトリガパ
ルスを与えるように構成されている。また直流電流の容
量によって、スイッチングレギュレータの数が変っても
、この数に対応して均等に位相のずれたトリガパルスを
得゛られるように構成されている。
第４図は従来の電源制御用トリ労パルス発生回路の代表
的なブロック図で、クロックｆ１を発生する発振器１と
、クロックｆ１をクロック入力とするｍビットバイナリ
カウンタ２と、このカウンタ２の出力をデコードして位
相のずれたｎ 系列のトリガパルスを作るデコーダ３と
、トリガパルス出力の１つを接続替えによって選んでｍ
ビットバイナリカウンタのリセット入力に与えるリセッ
ト信号回路４とから構成されている。
的なブロック図で、クロックｆ１を発生する発振器１と
、クロックｆ１をクロック入力とするｍビットバイナリ
カウンタ２と、このカウンタ２の出力をデコードして位
相のずれたｎ 系列のトリガパルスを作るデコーダ３と
、トリガパルス出力の１つを接続替えによって選んでｍ
ビットバイナリカウンタのリセット入力に与えるリセッ
ト信号回路４とから構成されている。
第５図は第４図のデコーダ３から均等に位相のずれた３
系列のトリガパルス列を得た場合の主要点の波形図で、
この場合は発振器１のクロックｆ１はトリガパルスの周
波数ｆ２の３倍に設定される。
系列のトリガパルス列を得た場合の主要点の波形図で、
この場合は発振器１のクロックｆ１はトリガパルスの周
波数ｆ２の３倍に設定される。
またリセット信号回路４では弊、３ｊ目のトリガパルス
列がｍビットバイナリカウンタ２のリセット入力に与え
られるように接続される。その結果、ｍビットバイナリ
カウンタ２０２つの出力ＱＡ′およびＱＢからは、第３
図に示す１／３に分周され′た位相の異なる２つのパル
ス列を得て、このパルス列を受けたデコーダ３は第３図
に示す第１．第２および第３の均等に位相のずれたトリ
ガパルス 。
列がｍビットバイナリカウンタ２のリセット入力に与え
られるように接続される。その結果、ｍビットバイナリ
カウンタ２０２つの出力ＱＡ′およびＱＢからは、第３
図に示す１／３に分周され′た位相の異なる２つのパル
ス列を得て、このパルス列を受けたデコーダ３は第３図
に示す第１．第２および第３の均等に位相のずれたトリ
ガパルス 。
を得ていることを示呈ている。
しかし、上述した従来の電源制御用トリガパルス発生回
路は、１種類の電源制御用トリガパルス発生回路で、設
計時に設定されたｎ台までの任意の台数のスイッチング
レギュレータに均等に位相のずれたトリガパルスを与え
ることができるが、このためには発振器の周波数調整と
リセット回路の接続替えを人手によって行なわなければ
ならな□いと云う不便さがあり、特に工場から出荷後に
スイッチングレギュレータの数を増減したときにはｉ更
が面倒であると云う簡題点を有しそいる。
路は、１種類の電源制御用トリガパルス発生回路で、設
計時に設定されたｎ台までの任意の台数のスイッチング
レギュレータに均等に位相のずれたトリガパルスを与え
ることができるが、このためには発振器の周波数調整と
リセット回路の接続替えを人手によって行なわなければ
ならな□いと云う不便さがあり、特に工場から出荷後に
スイッチングレギュレータの数を増減したときにはｉ更
が面倒であると云う簡題点を有しそいる。
本発明の目的は、スイッチングレギュレータを゛接続す
るだけで、必要な発振周波数が得られ、リセット回路の
人手による接続替えが不要な電源制御用トリガパルス発
生回路が提供することにある。
るだけで、必要な発振周波数が得られ、リセット回路の
人手による接続替えが不要な電源制御用トリガパルス発
生回路が提供することにある。
本発明の電源制御用トリガパルス抛生回路は、複数のそ
れぞれのスイッチングレギュレータに均等に位相のずれ
たトリガパルスを供給しＪスイッチングレギュレータの
出力を並列に接続して大容量の直流電流を得る電源回路
の電源制御用トリガパルス発生回路ヒおいて、前記スイ
ッチングレギュレータの最大並列台数をｎｘ）リガパル
スの周波数をｆ２．２〜ｎの最小公倍数をｌとしたとき
クロックｆｏ＝Ｉｌ’ｆ２を発生する発振器と、それぞ
れのトリガパルスの出力にスイッチングレギュレータを
接続すると同時にそれぞれの接続に対応して地気出力の
得られるｎ個の接続回路と、この接続回路の若番から順
にスイッチングレギュレータを接続したとき、接続した
最も老番に′の接続回路に対応して出力の得られる選択
回路と、この選択回路の出力を受けて前記クロックｆ。
れぞれのスイッチングレギュレータに均等に位相のずれ
たトリガパルスを供給しＪスイッチングレギュレータの
出力を並列に接続して大容量の直流電流を得る電源回路
の電源制御用トリガパルス発生回路ヒおいて、前記スイ
ッチングレギュレータの最大並列台数をｎｘ）リガパル
スの周波数をｆ２．２〜ｎの最小公倍数をｌとしたとき
クロックｆｏ＝Ｉｌ’ｆ２を発生する発振器と、それぞ
れのトリガパルスの出力にスイッチングレギュレータを
接続すると同時にそれぞれの接続に対応して地気出力の
得られるｎ個の接続回路と、この接続回路の若番から順
にスイッチングレギュレータを接続したとき、接続した
最も老番に′の接続回路に対応して出力の得られる選択
回路と、この選択回路の出力を受けて前記クロックｆ。
をに／ρ分周する可変分周回路と、との可変分周回路の
出力をクロック入力とし、前記選択回路の出力により抽
出されたに番目のトリガパルスの出力によりリセットさ
れるｍビットバイナリカウンタと、このｍビットバイナ
リカウンタの出力からに系列の均等に位相のずれたトリ
ガパルスを発生するｍビット入力２” （２’″〉ｎ）
出力のデコーダ回路とを有して構成される。 ′ 。
出力をクロック入力とし、前記選択回路の出力により抽
出されたに番目のトリガパルスの出力によりリセットさ
れるｍビットバイナリカウンタと、このｍビットバイナ
リカウンタの出力からに系列の均等に位相のずれたトリ
ガパルスを発生するｍビット入力２” （２’″〉ｎ）
出力のデコーダ回路とを有して構成される。 ′ 。
以下、本発明の実施例〉ごついて図面を参照して説明す
る。 □ ・第１図は本発明の一実
施例のブロック図で、第４図の従来の電源制御用トリガ
パルス発生回路に用いられでいるｍビットバイナリカウ
ンタ２とデコーダ３との他に、クロック周波数ｆ０を出
力す°≧Ｖ＋ る発振器５と、それぞれにスイッチングレギュレータを
接続する接続端子６１１，６２１〜６ｎｌと、この接続
と同時に地気の得られる接続端子６１２．６２２〜６ｎ
２とのそれぞれとを組にしたｎ個の１番〜ｎ番接続回路
（図面上はそれぞれ縮めて接続回路群６１および６２に
分離して示されている）と、接続回路群６１から最も老
番の地気を選択する選択回路７と、選択回路７の出力を
受けて分周比を変える可変分周回路８と、選択回路７の
出力によりデコーダ３の出力の一つを抽出して、ｍビッ
トバイナリカウンタ２にリセット信号を与えるゲート回
路９とを有して構成されている。
る。 □ ・第１図は本発明の一実
施例のブロック図で、第４図の従来の電源制御用トリガ
パルス発生回路に用いられでいるｍビットバイナリカウ
ンタ２とデコーダ３との他に、クロック周波数ｆ０を出
力す°≧Ｖ＋ る発振器５と、それぞれにスイッチングレギュレータを
接続する接続端子６１１，６２１〜６ｎｌと、この接続
と同時に地気の得られる接続端子６１２．６２２〜６ｎ
２とのそれぞれとを組にしたｎ個の１番〜ｎ番接続回路
（図面上はそれぞれ縮めて接続回路群６１および６２に
分離して示されている）と、接続回路群６１から最も老
番の地気を選択する選択回路７と、選択回路７の出力を
受けて分周比を変える可変分周回路８と、選択回路７の
出力によりデコーダ３の出力の一つを抽出して、ｍビッ
トバイナリカウンタ２にリセット信号を与えるゲート回
路９とを有して構成されている。
第２図は第１図の選択回路７の一例の回路図で、１番接
続回路６１２から入力を受けるインバータＩＮＶ２１と
、この出力と２番接続回路６２２から入力を受けるイン
バータＩＮＶ２２の出力の反転出力とを入力とするＡＮ
ＤゲートＧ２１と、以下順次同様に構成するためのイン
バータＩＮＶ２３〜■Ｎ■２ｎと、ＡＮＤゲート０２２
〜Ｇ２（ｎ−１）とを有し、ｎ番接続回路６ｎ２からの
入力はインバータＩ Ｎ Ｖ ２ ｎの出力をそのまま
出力するように構成されている。そこでこの回路ではイ
ンバータ■Ｎｖ２１〜■Ｎ■２ｎの１番目からに番目ま
でに地気が与えられると、ＡＮＤゲー）０２ｋからのみ
“１″°出力が得られる。
続回路６１２から入力を受けるインバータＩＮＶ２１と
、この出力と２番接続回路６２２から入力を受けるイン
バータＩＮＶ２２の出力の反転出力とを入力とするＡＮ
ＤゲートＧ２１と、以下順次同様に構成するためのイン
バータＩＮＶ２３〜■Ｎ■２ｎと、ＡＮＤゲート０２２
〜Ｇ２（ｎ−１）とを有し、ｎ番接続回路６ｎ２からの
入力はインバータＩ Ｎ Ｖ ２ ｎの出力をそのまま
出力するように構成されている。そこでこの回路ではイ
ンバータ■Ｎｖ２１〜■Ｎ■２ｎの１番目からに番目ま
でに地気が与えられると、ＡＮＤゲー）０２ｋからのみ
“１″°出力が得られる。
第３図は第１図の可変分周回路８の一例のブロック図で
、２進カウンタをｎ個直列とした２進化２ｎ進カウンタ
３１と、このカウンタ３１のそれぞれの２進カウンタの
出力Ｑおよび互とクロックｆ。と選択回路７からのｎ個
の出力とを入力とする計数選択回路３２とから構成され
ている。この計数選択回路３２は２進カウンタの出力と
クロックｆ。とから、所要の計数時に出力を得るＡＮＤ
ゲート０４１〜Ｇ４ｎと、選択回路７からのｎ個の出力
とｎ個のＡＮＤゲートＧ４１〜Ｇ４ｎの出力とのそれぞ
れを入力とするＡＮＤゲート０５１〜Ｇ５ｎと、ＡＮＤ
ゲート０５１〜Ｇ５ｎのｎ個の出力を入力とするＯＲア
ゲ−ＯＲとを有し、と共に、２進化２°進カウンタ３１
のリセット入力になっている。以上の構成において、例
えばスイッチングレギュレータを最大６台まで接続でき
るように設計されたものは、２〜６の最小公倍数βとし
て６０が選ばれ、２進カウンタは２１〜２６用として６
個直列となり、ＡＮＤゲート０４１〜Ｇ４６はそれぞれ
１番〜６番接続回路６１２〜６ｎ２に対応して、計数値
６０，３０，２０，１５゜１２および１０で出力が得ら
れるように構成されている。
、２進カウンタをｎ個直列とした２進化２ｎ進カウンタ
３１と、このカウンタ３１のそれぞれの２進カウンタの
出力Ｑおよび互とクロックｆ。と選択回路７からのｎ個
の出力とを入力とする計数選択回路３２とから構成され
ている。この計数選択回路３２は２進カウンタの出力と
クロックｆ。とから、所要の計数時に出力を得るＡＮＤ
ゲート０４１〜Ｇ４ｎと、選択回路７からのｎ個の出力
とｎ個のＡＮＤゲートＧ４１〜Ｇ４ｎの出力とのそれぞ
れを入力とするＡＮＤゲート０５１〜Ｇ５ｎと、ＡＮＤ
ゲート０５１〜Ｇ５ｎのｎ個の出力を入力とするＯＲア
ゲ−ＯＲとを有し、と共に、２進化２°進カウンタ３１
のリセット入力になっている。以上の構成において、例
えばスイッチングレギュレータを最大６台まで接続でき
るように設計されたものは、２〜６の最小公倍数βとし
て６０が選ばれ、２進カウンタは２１〜２６用として６
個直列となり、ＡＮＤゲート０４１〜Ｇ４６はそれぞれ
１番〜６番接続回路６１２〜６ｎ２に対応して、計数値
６０，３０，２０，１５゜１２および１０で出力が得ら
れるように構成されている。
次に第２図および第３図を参照して第１図の動作につい
て説明を進める。ここでも例としてスイッチングレギュ
レータを最大６台まで接続できるものに、３台接続した
場合について述べる。先ずこの回路においては、発振器
５のクロックｆ。
て説明を進める。ここでも例としてスイッチングレギュ
レータを最大６台まで接続できるものに、３台接続した
場合について述べる。先ずこの回路においては、発振器
５のクロックｆ。
は設計時点で、トリガパルスの・周波数をｆ２とすると
第３図の例と同じく、６０ｆ２に設定されている。一方
、１番〜３番接続回路６１１〜６３１にスイッチングレ
ギュレータが接続された時点でれている。そこで２進化
２”進カウンタがクロックｆ。を２０パルス計数したと
きＡＮＤゲー）Ｇ５３から出力が得られ、可変分周回路
８からはりＯツクｆ１として３ ／ ６０ Ｘ ｆ ｏ
＝ ３ ｆ ２が得られることになる。またゲート回
路９は選択回路７からの第３番目の“１パ出力によりデ
コーダ３からの第３番目のトリガパルスをｍビットバイ
ナリカウンタ２にリセット信号として与えることになる
。
第３図の例と同じく、６０ｆ２に設定されている。一方
、１番〜３番接続回路６１１〜６３１にスイッチングレ
ギュレータが接続された時点でれている。そこで２進化
２”進カウンタがクロックｆ。を２０パルス計数したと
きＡＮＤゲー）Ｇ５３から出力が得られ、可変分周回路
８からはりＯツクｆ１として３ ／ ６０ Ｘ ｆ ｏ
＝ ３ ｆ ２が得られることになる。またゲート回
路９は選択回路７からの第３番目の“１パ出力によりデ
コーダ３からの第３番目のトリガパルスをｍビットバイ
ナリカウンタ２にリセット信号として与えることになる
。
この結果、第４図で示した従来の電源制御用トリガパル
スがパルス発生回路と一同の動作が行なわれることとな
り、スイッチングレギュレータには第５図に示したと同
じトリガパルスが与えられる。
スがパルス発生回路と一同の動作が行なわれることとな
り、スイッチングレギュレータには第５図に示したと同
じトリガパルスが与えられる。
以上説明したとおり本発明によれば、スイッチングレギ
ュレータのトリガパルス入力用の接続器を、接続回路に
若番から順に接続するだけで、各レギュレータに均等に
位相のずれたトリガパルスを供給でき、従来のようにス
イッチングレギュレータの接続台数を変えるごとに、発
振器の周波数等を調整する必要がないと云う効果がある
。
ュレータのトリガパルス入力用の接続器を、接続回路に
若番から順に接続するだけで、各レギュレータに均等に
位相のずれたトリガパルスを供給でき、従来のようにス
イッチングレギュレータの接続台数を変えるごとに、発
振器の周波数等を調整する必要がないと云う効果がある
。
第１−は本発明の一実施例のブロック図、第２図は第１
図の選択回路の一例の回路図、第３図は第１図の可変分
周回路の一例のブロック図、第４図は従来の電源制御用
トリガパルス発生回路の代表的なブロック図、第５図は
第４図の主要点の波形図である。 １、訃・・・・・発振器、２・・・・・・ｍビットバイ
ナリカウンタ、３・・・・・・デコーダ、６１，６２・
・・・・・接続回路群、７・・・・・・選択回路、８・
・・・・・可変分周回路、９・・・・・・ゲート回路。 代理人 弁理士 内 原 音
図の選択回路の一例の回路図、第３図は第１図の可変分
周回路の一例のブロック図、第４図は従来の電源制御用
トリガパルス発生回路の代表的なブロック図、第５図は
第４図の主要点の波形図である。 １、訃・・・・・発振器、２・・・・・・ｍビットバイ
ナリカウンタ、３・・・・・・デコーダ、６１，６２・
・・・・・接続回路群、７・・・・・・選択回路、８・
・・・・・可変分周回路、９・・・・・・ゲート回路。 代理人 弁理士 内 原 音
Claims (1)
- 複数のそれぞれスイッチングレギュレータに均等に位相
のずれたトリガパルスを供給し、スイッチングレギュレ
ータの出力を並列に接続して大容量の直流電流を得る電
源回路の電源制御用トリガパルス発生回路において、前
記スイッチングレギュレータの最大並列台数をｎ、トリ
ガパルスの周波数をｆ＿２、２〜ｎの最小公倍数をｌと
したときクロックｆ＿０＝ｌ・ｆ＿２を発生する発振器
と、それぞれのトリガパルスの出力にスイッチングレギ
ュレータを接続すると同時にそれぞれの接続に対応して
地気出力の得られるｎ個の接続回路と、この接続回路の
若番から順にスイッチングレギュレータを接続したとき
、接続した最も老番ｋの接続回路に対応して出力の得ら
れる選択回路と、この選択回路の出力を受けて前記クロ
ックｆ＿０をｋ／ｌ分周する可変分周回路と、この可変
分周回路の出力をクロック入力とし、前記選択回路の出
力により抽出されたｋ番目のトリガパルスの出力により
セットされるｍビットバイナリカウンタと、このｍビッ
トバイナリカウンタの出力からｋ系列の均等に位相のず
れたトリガパルスを発生するｍビット入力２＾ｍ（２＾
ｋ＞ｎ）出力のデコーダ回路とを有することを特徴とす
る電源制御用トリガパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053956A JPH01227627A (ja) | 1988-03-07 | 1988-03-07 | 電源制御用トリガパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053956A JPH01227627A (ja) | 1988-03-07 | 1988-03-07 | 電源制御用トリガパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227627A true JPH01227627A (ja) | 1989-09-11 |
Family
ID=12957154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053956A Pending JPH01227627A (ja) | 1988-03-07 | 1988-03-07 | 電源制御用トリガパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227627A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067613A1 (fr) * | 2000-03-10 | 2001-09-13 | Sanyo Electric Co., Ltd. | Circuit pll |
-
1988
- 1988-03-07 JP JP63053956A patent/JPH01227627A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001067613A1 (fr) * | 2000-03-10 | 2001-09-13 | Sanyo Electric Co., Ltd. | Circuit pll |
| US6486741B2 (en) | 2000-03-10 | 2002-11-26 | Sanyo Electric Co., Ltd. | Precise phase comparison even with fractional frequency division ratio |
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