JPH01228030A - デジタルメータの異常表示防止方法 - Google Patents
デジタルメータの異常表示防止方法Info
- Publication number
- JPH01228030A JPH01228030A JP63054575A JP5457588A JPH01228030A JP H01228030 A JPH01228030 A JP H01228030A JP 63054575 A JP63054575 A JP 63054575A JP 5457588 A JP5457588 A JP 5457588A JP H01228030 A JPH01228030 A JP H01228030A
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- JP
- Japan
- Prior art keywords
- display
- cpu
- pulse
- processing unit
- central processing
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、デジタルメータの異常表示防止方法に関する
。
。
「従来の技術および問題点」
従来より車両用デジタルメータ等を含め、中央処理装置
（ｃｐｕ）により何らかの制御を行う回路には暴走防止
回路がつけられている。暴走防止回路は、ＣＰＵより一
定期間毎に出力されるパルス（暴走防止パルス）を受け
、このパルスが一定期間とだえると、ＣＰＵに何らかの
異常が生じたと判断してＣＰＵをリセットし、ＣＰＵを
正常動作に復帰させるものである。ｃｐｕより出力する
パルスについては種々な方法がある０例えば、ソフトウ
ェアの主要な流れの要所要所にて出力させるといった方
法である。しかしながら、デジタルメータの異常、すな
わち“表示の異状”を防止する最適な暴走防止パルスの
出力方法となると、これといったものが存在しなかった
。
（ｃｐｕ）により何らかの制御を行う回路には暴走防止
回路がつけられている。暴走防止回路は、ＣＰＵより一
定期間毎に出力されるパルス（暴走防止パルス）を受け
、このパルスが一定期間とだえると、ＣＰＵに何らかの
異常が生じたと判断してＣＰＵをリセットし、ＣＰＵを
正常動作に復帰させるものである。ｃｐｕより出力する
パルスについては種々な方法がある０例えば、ソフトウ
ェアの主要な流れの要所要所にて出力させるといった方
法である。しかしながら、デジタルメータの異常、すな
わち“表示の異状”を防止する最適な暴走防止パルスの
出力方法となると、これといったものが存在しなかった
。
「発明が解決しようとする課題」
本発明は、上記の問題点を解決するためになされたもの
であり、ＣＰＵ制御により表示を行うデジタルメータに
おいて、表示異常につながるＣＰＵ内の読出し／書き込
みメモリ（ＲＡＭ）にある表示データの破壊を検出して
、表示を正常に復帰させるデジタルメータの異常表示防
止方法を提供することを課題とする。
であり、ＣＰＵ制御により表示を行うデジタルメータに
おいて、表示異常につながるＣＰＵ内の読出し／書き込
みメモリ（ＲＡＭ）にある表示データの破壊を検出して
、表示を正常に復帰させるデジタルメータの異常表示防
止方法を提供することを課題とする。
［課題を解決するための手段」
上記課題を解決するための、本発明の異常表示防止方法
は、中央処理装置内の読出し／書き込みメモリにある表
示データを定められた期間ごとにチェックし、そのデー
タが正しい表示のデータであれば、暴走防止回路にパル
スを出力し、前記期間内にパルスが出力されないときは
、リセットパルスを暴走防止回路から中央処理装置に出
力することにより、中央処理装置をリセットして、表示
を正常に復帰させることを特徴とする。
は、中央処理装置内の読出し／書き込みメモリにある表
示データを定められた期間ごとにチェックし、そのデー
タが正しい表示のデータであれば、暴走防止回路にパル
スを出力し、前記期間内にパルスが出力されないときは
、リセットパルスを暴走防止回路から中央処理装置に出
力することにより、中央処理装置をリセットして、表示
を正常に復帰させることを特徴とする。
「作用」
上記構成によれば、このような処理を行うことによって
、定められた期間ごとに表示の異常が直接検出され、Ｃ
ＰＵからの暴走防止パルスの出力を停止させて、ＣＰＵ
を定められた初期状態に戻すため、表示を正常に復帰さ
せることができる。
、定められた期間ごとに表示の異常が直接検出され、Ｃ
ＰＵからの暴走防止パルスの出力を停止させて、ＣＰＵ
を定められた初期状態に戻すため、表示を正常に復帰さ
せることができる。
「実施例」
以下、本発明の実施例を図面について具体的に説明する
。
。
第１図において、集積回路による暴走防止回路１には暴
走防止パルスの人力周期を決めるコンデンサ２が接続さ
れている。ＣＰＬＪ３は、内部に読出し／１！！き込み
メモリ（ＲＡＭ）を有しており、暴走防止パルスライン
６とリセットパルスライン７を介して暴走防止回路１と
接続されている０表示器駆動回路４は、データライン１
３．ラッチライ〉・１４およびクロックライン１５を介
してＣＰＵ３と接続されている。蛍光表示管による車速
表示器５は、表示器駆動ライン９を介して表示器駆動回
路４に接続されている。なお、暴走防止回路１とＣＰＵ
３と表示器駆動回路４とには、一定の電源電圧ＶＤＤが
供給されており、アース側はアース端子ＧＮＤに接続さ
れている。
走防止パルスの人力周期を決めるコンデンサ２が接続さ
れている。ＣＰＬＪ３は、内部に読出し／１！！き込み
メモリ（ＲＡＭ）を有しており、暴走防止パルスライン
６とリセットパルスライン７を介して暴走防止回路１と
接続されている０表示器駆動回路４は、データライン１
３．ラッチライ〉・１４およびクロックライン１５を介
してＣＰＵ３と接続されている。蛍光表示管による車速
表示器５は、表示器駆動ライン９を介して表示器駆動回
路４に接続されている。なお、暴走防止回路１とＣＰＵ
３と表示器駆動回路４とには、一定の電源電圧ＶＤＤが
供給されており、アース側はアース端子ＧＮＤに接続さ
れている。
暴走防止回路１には、本実施例においてはウオッチドツ
ク・タイマー内蔵電源電圧監視用ＩＣ（富士通製ＭＨ３
７７３）を使用してあり、第３図にその端子配置と周辺
素子との接続を示す、暴走防止回路１は、端子ＣＴと端
子ＧＮＤの間に前述のコンデンサ２が接続されており、
暴走防止パルスライン６は端子ＣＫに接続され、端子Ｒ
ＥＳＥＴからはリセットパルスライン７が導出されてい
る。
ク・タイマー内蔵電源電圧監視用ＩＣ（富士通製ＭＨ３
７７３）を使用してあり、第３図にその端子配置と周辺
素子との接続を示す、暴走防止回路１は、端子ＣＴと端
子ＧＮＤの間に前述のコンデンサ２が接続されており、
暴走防止パルスライン６は端子ＣＫに接続され、端子Ｒ
ＥＳＥＴからはリセットパルスライン７が導出されてい
る。
第３図について、暴走防止回路１の基本動作を説明する
。端子Ｃ１′と端子ＧＮＤの間に接続されたコンデンサ
２には、暴走防止パルスライン６から端子ＣＫにクロッ
クが入力される毎に、端子ＣＴ。
。端子Ｃ１′と端子ＧＮＤの間に接続されたコンデンサ
２には、暴走防止パルスライン６から端子ＣＫにクロッ
クが入力される毎に、端子ＣＴ。
ＧＮＤ間の電圧が約１．４■になるまで電荷が充電され
、その後、端子ＣＫにクロックが人力されるまでの間、
放電状態となる。端子ＣＴ、ＧＮＤ間の電圧が約０．４
Ｖになると、端子ＲＥ Ｓ Ｅ ”１”より、リセット
パルスライン７にリセットパルスが出力される。すなわ
ち、端子ＣＴ、ＧＮＤ間に接続されるコンデンサ２の時
定数によって決まる時間、端子ＣＫのクロックが入力さ
れないと、端子ＲＥＳＥＴより、リセットパルスが出力
されるのである。
、その後、端子ＣＫにクロックが人力されるまでの間、
放電状態となる。端子ＣＴ、ＧＮＤ間の電圧が約０．４
Ｖになると、端子ＲＥ Ｓ Ｅ ”１”より、リセット
パルスライン７にリセットパルスが出力される。すなわ
ち、端子ＣＴ、ＧＮＤ間に接続されるコンデンサ２の時
定数によって決まる時間、端子ＣＫのクロックが入力さ
れないと、端子ＲＥＳＥＴより、リセットパルスが出力
されるのである。
表示器駆動回路４には、蛍光表示管駆動用ＩＣ（日本電
気製μＰＤ６３２３）が使用されている。
気製μＰＤ６３２３）が使用されている。
表示器駆動回路４と車速表示器５との接続の詳細を第４
図に示し、第５図に表示器駆動回路４の内部をブロック
図として示す、車速表示器５の各セグメンｌ−１ｂ、１
ｃ、２ａ〜２ｇ、３ａ〜３ｇは表示器駆動ライン９に
より表示器駆動回路４の表示器駆動出力端子０゜〜０２
゜に一対一に対応している。前述のごとく、表示器駆動
回Ｉ８４はＣ）） Ｕ３と、データライン１３．ラッチ
ライン１４．およびクロックライン１５により接続され
ている。
図に示し、第５図に表示器駆動回路４の内部をブロック
図として示す、車速表示器５の各セグメンｌ−１ｂ、１
ｃ、２ａ〜２ｇ、３ａ〜３ｇは表示器駆動ライン９に
より表示器駆動回路４の表示器駆動出力端子０゜〜０２
゜に一対一に対応している。前述のごとく、表示器駆動
回Ｉ８４はＣ）） Ｕ３と、データライン１３．ラッチ
ライン１４．およびクロックライン１５により接続され
ている。
第５図について、表示器駆動回路４の基本動作を説明す
る。この回路は内部に２１ビツトのシフトレジスタと、
２１ビツトのラッチを持った汎用の蛍光表示管駆動用Ｉ
Ｃであり、端子ＤＩＮにデータライン１３から人力され
るデータを、端子ＣＬＫにクロックライン１５から入力
されるクロックの立トがっで、２１ビツトのシフトレジ
スタに取り込む、２１ビツトシフトレジスタのデータは
、端子ＬＡＴにラッチライン１４がらラッチパルスを入
力することにより２１ビツトラツチに保持され、そのデ
ータの内容が出力バッファより端子Ｏ０〜０．。に出力
され１表示器駆動ライン９を介して車速表示器５を駆動
する。
る。この回路は内部に２１ビツトのシフトレジスタと、
２１ビツトのラッチを持った汎用の蛍光表示管駆動用Ｉ
Ｃであり、端子ＤＩＮにデータライン１３から人力され
るデータを、端子ＣＬＫにクロックライン１５から入力
されるクロックの立トがっで、２１ビツトのシフトレジ
スタに取り込む、２１ビツトシフトレジスタのデータは
、端子ＬＡＴにラッチライン１４がらラッチパルスを入
力することにより２１ビツトラツチに保持され、そのデ
ータの内容が出力バッファより端子Ｏ０〜０．。に出力
され１表示器駆動ライン９を介して車速表示器５を駆動
する。
「作動」
上記構成による本実施例の作動を説明する。暴走防止回
路１はＣＰＵ３より暴走防止パルスライン６を通して一
定周期ごとに暴走防止パルス（以下ＷＤパルスと略す）
を入力されるが、このＷＤパルスがコンデンサ２の時定
数によって一義的に決まる期間入力されなくなると、リ
セットパルスライン７を通してＣＰＵ３にリセットパル
スを送り、ＣＰＵ３を初期状態に戻す、また、表示器駆
動回路４は、ＣＰＵ３よりデータライン１３．ラッチラ
イン１４およびクロックライン１５を通して表示データ
をシリアル通信にて順次受信し、受信した表示データに
対応した出力を端子０゜〜０、。に出力する。すなわち
、ＣＰＵ３の内部におけるＲＡＭに記憶されている表示
データと、車速表示器５の各セグメントｌ ａ 、 ｌ
ｂ 、 ２ ａ〜２ ｇ ＋３ａ〜３ｇとは一対一に
対応している。さて、ＣＰＵ３は、一定期間毎に第２図
図示のフローチャートの処理に従って暴走防止パルスラ
イン６にＷＤパルスを出力するものとする。
路１はＣＰＵ３より暴走防止パルスライン６を通して一
定周期ごとに暴走防止パルス（以下ＷＤパルスと略す）
を入力されるが、このＷＤパルスがコンデンサ２の時定
数によって一義的に決まる期間入力されなくなると、リ
セットパルスライン７を通してＣＰＵ３にリセットパル
スを送り、ＣＰＵ３を初期状態に戻す、また、表示器駆
動回路４は、ＣＰＵ３よりデータライン１３．ラッチラ
イン１４およびクロックライン１５を通して表示データ
をシリアル通信にて順次受信し、受信した表示データに
対応した出力を端子０゜〜０、。に出力する。すなわち
、ＣＰＵ３の内部におけるＲＡＭに記憶されている表示
データと、車速表示器５の各セグメントｌ ａ 、 ｌ
ｂ 、 ２ ａ〜２ ｇ ＋３ａ〜３ｇとは一対一に
対応している。さて、ＣＰＵ３は、一定期間毎に第２図
図示のフローチャートの処理に従って暴走防止パルスラ
イン６にＷＤパルスを出力するものとする。
第２図について、ＣＰＵ３の処理を説明すると、ステッ
プ１０においては、ＣＰＵ３の内部におけるＲＡＭに記
憶されている表示データ、すなわちＲＡＭの各ビットに
対し“１”を点灯、“０”を消灯とするデータをチェッ
クする。ステップ１１においては、そのデータが正しい
数字の形態かどうかを判断する０例えばデータが、８．
７なら良、μ。
プ１０においては、ＣＰＵ３の内部におけるＲＡＭに記
憶されている表示データ、すなわちＲＡＭの各ビットに
対し“１”を点灯、“０”を消灯とするデータをチェッ
クする。ステップ１１においては、そのデータが正しい
数字の形態かどうかを判断する０例えばデータが、８．
７なら良、μ。
Ｕなら不可である。もし良ならば、ステップ１２におい
てＷＤパルスを出力し、不可ならばＷＤパルスを出力し
ないで、処理終了となる。
てＷＤパルスを出力し、不可ならばＷＤパルスを出力し
ないで、処理終了となる。
ＣＰＵ３から一定期間ＷＤパルスが出力されないと、暴
走防止回路１よりＣＰＵ３へ、リセットパルスライン７
を通してリセットがかけられ、ＣＰＵ３が定められた初
期状態に戻されるため、最初から表示データがＣＰＵ３
により演算され、正常表示に復帰する。ＣＰＵ３は、第
２図図示のような処理を行うことによって、表示データ
の異常を直接検出し、ＷＤパルスの出力を停止させて、
暴走防止回路１が出力するリセットパルスによりＣＰＵ
３をリセットするため、表示を正常に復帰させることが
できる。
走防止回路１よりＣＰＵ３へ、リセットパルスライン７
を通してリセットがかけられ、ＣＰＵ３が定められた初
期状態に戻されるため、最初から表示データがＣＰＵ３
により演算され、正常表示に復帰する。ＣＰＵ３は、第
２図図示のような処理を行うことによって、表示データ
の異常を直接検出し、ＷＤパルスの出力を停止させて、
暴走防止回路１が出力するリセットパルスによりＣＰＵ
３をリセットするため、表示を正常に復帰させることが
できる。
「他の実施例」
上記の実施例においては、表示データの良・不可のチェ
ックを車速表示器のスピード表示について説明したが、
本発明はトリップメータ、オドメータなどの他の７セグ
メントによる距離表示や、フューエルメータ、タコメー
タなどのバー表示にも適用することができる。バー表示
の場合は、表示データが連続したバーとして表示管を点
灯することができるものか、途中に消灯するバーが無い
か否かという判断によって、艮・不可をチェックするこ
とができる。
ックを車速表示器のスピード表示について説明したが、
本発明はトリップメータ、オドメータなどの他の７セグ
メントによる距離表示や、フューエルメータ、タコメー
タなどのバー表示にも適用することができる。バー表示
の場合は、表示データが連続したバーとして表示管を点
灯することができるものか、途中に消灯するバーが無い
か否かという判断によって、艮・不可をチェックするこ
とができる。
「効果１
以上述べたように、本発明の異常表示防止方法は、中央
処理装置内の読出し／書き込みメモリにある表示データ
を定められた期間ごとにチェックし、そのデータが正し
い表示のデータであれば、暴走防止回路にパルスを出力
し、前記期間内にパルスが出力されないときは、リセッ
トパルスを暴走防止回路から中央処理装置に出力するこ
とにより、中央処理装置をリセットして、表示を正常に
復帰させるものであるから、デジタルメータの表示の異
常を検出して、正常な表示に復帰させることができると
いう優れた効果がある。
処理装置内の読出し／書き込みメモリにある表示データ
を定められた期間ごとにチェックし、そのデータが正し
い表示のデータであれば、暴走防止回路にパルスを出力
し、前記期間内にパルスが出力されないときは、リセッ
トパルスを暴走防止回路から中央処理装置に出力するこ
とにより、中央処理装置をリセットして、表示を正常に
復帰させるものであるから、デジタルメータの表示の異
常を検出して、正常な表示に復帰させることができると
いう優れた効果がある。
第１図は本発明の実施例を示す車速メータのブロック図
、第２図は中央処理装置の処理を示すフローチャート、
第３図は暴走防止回路の基本動作を説明する説明図、第
４図は表示器駆動回路と車速表示器との接続の詳細を示
す説明図、第５図は表示器駆動回路の内部を示すブロッ
ク図である。 １ 、、ｉ走防止回路、 ２０１．コンデンサ、３８１
．中央処理装置、 ４１８１表示器駆動回路、５０１．
車速表示器、 ＲＡＭ、、、読出し／１１＃き込みメモ
リ。
、第２図は中央処理装置の処理を示すフローチャート、
第３図は暴走防止回路の基本動作を説明する説明図、第
４図は表示器駆動回路と車速表示器との接続の詳細を示
す説明図、第５図は表示器駆動回路の内部を示すブロッ
ク図である。 １ 、、ｉ走防止回路、 ２０１．コンデンサ、３８１
．中央処理装置、 ４１８１表示器駆動回路、５０１．
車速表示器、 ＲＡＭ、、、読出し／１１＃き込みメモ
リ。
Claims (1)
- 中央処理装置により表示器駆動回路を制御して表示器に
デジタル表示を行うデジタルメータにおいて、中央処理
装置内の読出し／書き込みメモリにある表示データを定
められた期間ごとにチェックし、そのデータが正しい表
示のデータであれば、暴走防止回路にパルスを出力し、
前記期間内にパルスが出力されないときは、リセットパ
ルスを暴走防止回路から中央処理装置に出力することに
より、中央処理装置をリセットして、表示を正常に復帰
させることを特徴とするデジタルメータの異常表示防止
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054575A JPH01228030A (ja) | 1988-03-08 | 1988-03-08 | デジタルメータの異常表示防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054575A JPH01228030A (ja) | 1988-03-08 | 1988-03-08 | デジタルメータの異常表示防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228030A true JPH01228030A (ja) | 1989-09-12 |
Family
ID=12974494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054575A Pending JPH01228030A (ja) | 1988-03-08 | 1988-03-08 | デジタルメータの異常表示防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390015U (ja) * | 1989-12-28 | 1991-09-13 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258656A (ja) * | 1984-06-04 | 1985-12-20 | Nec Corp | マイクロプロセツサリセツト回路 |
-
1988
- 1988-03-08 JP JP63054575A patent/JPH01228030A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258656A (ja) * | 1984-06-04 | 1985-12-20 | Nec Corp | マイクロプロセツサリセツト回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390015U (ja) * | 1989-12-28 | 1991-09-13 |
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