JPH01228177A - 半導体可変容量素子 - Google Patents
半導体可変容量素子Info
- Publication number
- JPH01228177A JPH01228177A JP5567788A JP5567788A JPH01228177A JP H01228177 A JPH01228177 A JP H01228177A JP 5567788 A JP5567788 A JP 5567788A JP 5567788 A JP5567788 A JP 5567788A JP H01228177 A JPH01228177 A JP H01228177A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- floating electrode
- semiconductor
- variable capacitance
- impurity concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体基板表面に絶縁膜に覆われ外部から絶
縁された浮遊電極に蓄積した電荷により容量値を制御す
る半導体可変容量素子に関する。
縁された浮遊電極に蓄積した電荷により容量値を制御す
る半導体可変容量素子に関する。
［発明の概要］
本発明は浮遊電極に蓄積した電荷により容量値を制御す
る半導体可変容量素子において、不純物濃度の高く導電
性の高い半導体基板を用い、前記浮遊電極と薄い絶縁膜
を介して前記半導体基板表面にもうけられ前記浮遊電極
に蓄積された電荷によって空乏層容量を生じる領域を半
導体基板の表面にエピタキシャル法などによって形成し
た前記半導体基板より不純物濃度の低い領域とすること
によって、最大空乏層幅を大きくするとともに半導体基
板の基板抵抗を低く抑えることによって半導体可変容量
素子の高周波特性の優れた半導体可変容量素子を実現す
るものである。
る半導体可変容量素子において、不純物濃度の高く導電
性の高い半導体基板を用い、前記浮遊電極と薄い絶縁膜
を介して前記半導体基板表面にもうけられ前記浮遊電極
に蓄積された電荷によって空乏層容量を生じる領域を半
導体基板の表面にエピタキシャル法などによって形成し
た前記半導体基板より不純物濃度の低い領域とすること
によって、最大空乏層幅を大きくするとともに半導体基
板の基板抵抗を低く抑えることによって半導体可変容量
素子の高周波特性の優れた半導体可変容量素子を実現す
るものである。
［従来の技術］
従来から半導体可変容量素子は文献
（Ｐｒｏｃｅｅｄｉｎｇｓ ｖｏｌ、２ ｉｎ １１ｔ
ｈ ＩＮＴＥＲＮＡＴＩＯＮＡＬＣｈｒｏｎｏｍｅｔｒ
ｙ、 ｐ、９． ’８４）で知られるものである。
ｈ ＩＮＴＥＲＮＡＴＩＯＮＡＬＣｈｒｏｎｏｍｅｔｒ
ｙ、 ｐ、９． ’８４）で知られるものである。
第２図は従来の半導体可変容量素子の構造を示す断面図
である。半導体基板２１の表面に絶縁膜２２で覆われ外
部から絶縁された浮遊電極２３があり、浮遊電極２３と
薄い絶縁膜を介して基板２１の表面にｎウェル拡散領域
２４内のｎ型拡散領域２５からなる容量電極と、浮遊電
極２３に蓄積される電荷をやりとりするウェル拡散領域
２４内のｐ型拡散領域の可変電極２７がある。抵抗２８
．２９は浮遊電極２３を覆う薄い絶縁膜を静電気から保
護する保護抵抗である。
である。半導体基板２１の表面に絶縁膜２２で覆われ外
部から絶縁された浮遊電極２３があり、浮遊電極２３と
薄い絶縁膜を介して基板２１の表面にｎウェル拡散領域
２４内のｎ型拡散領域２５からなる容量電極と、浮遊電
極２３に蓄積される電荷をやりとりするウェル拡散領域
２４内のｐ型拡散領域の可変電極２７がある。抵抗２８
．２９は浮遊電極２３を覆う薄い絶縁膜を静電気から保
護する保護抵抗である。
この半導体可変容量素子では、浮遊電極２３の下の半導
体基板表面に生じる空乏層容量２ｏを浮遊電極２３に蓄
積した電荷で生じる浮遊電極２３の電位によって制御し
ている。半導体可変容量素子の容量値は容量電極２５と
半導体基板２１との間の容量値である。浮遊電極２３に
蓄積した電荷で生じる浮遊電極２３の電位に依存して、
半導体可変容量素子の容量値も変化する。その最大容量
値は浮遊電極の面積と容量電極の面積で決まり、最小容
量値は前記面積にさらに空乏層容量２ｏの最小値、すな
わち、空乏層幅の最大値によって決まる。
体基板表面に生じる空乏層容量２ｏを浮遊電極２３に蓄
積した電荷で生じる浮遊電極２３の電位によって制御し
ている。半導体可変容量素子の容量値は容量電極２５と
半導体基板２１との間の容量値である。浮遊電極２３に
蓄積した電荷で生じる浮遊電極２３の電位に依存して、
半導体可変容量素子の容量値も変化する。その最大容量
値は浮遊電極の面積と容量電極の面積で決まり、最小容
量値は前記面積にさらに空乏層容量２ｏの最小値、すな
わち、空乏層幅の最大値によって決まる。
［発明が解決しようとする課題］
従来、空乏層幅の最大値を大きくするするためには半導
体基板の不純物濃度は低い程良く一般にｐ型では１０〜
２０Ωｃｍの低能度の半導体基板を用いていた。したが
って、浮遊電極２３の面積が大きくなると、浮遊電極２
３に蓄積した電荷で生じる浮遊電極２３の電位によって
生じる空乏層容量２ｏの領域と半導体可変容量素子の容
量の一端の端子となる半導体基板２１との間の基板抵抗
３１が大きくなり、この基板抵抗３１が高周波特性をお
とす原因となっていた。
体基板の不純物濃度は低い程良く一般にｐ型では１０〜
２０Ωｃｍの低能度の半導体基板を用いていた。したが
って、浮遊電極２３の面積が大きくなると、浮遊電極２
３に蓄積した電荷で生じる浮遊電極２３の電位によって
生じる空乏層容量２ｏの領域と半導体可変容量素子の容
量の一端の端子となる半導体基板２１との間の基板抵抗
３１が大きくなり、この基板抵抗３１が高周波特性をお
とす原因となっていた。
［課題を解決するための手段１
上記課題を解決するために、本発明は、半導体基板に低
抵抗すなわち、不純物濃度の高い半導体基板で表面に低
い不純物濃度層を有するエピタキシャル基板を用いるこ
とで、浮遊電極に蓄積された電荷によって生じる空乏層
幅の最大値を減らすことなく半導体基板と空乏層領域ま
での基板抵抗を下げ半導体可変容量素子の高周波特性を
改善した。
抵抗すなわち、不純物濃度の高い半導体基板で表面に低
い不純物濃度層を有するエピタキシャル基板を用いるこ
とで、浮遊電極に蓄積された電荷によって生じる空乏層
幅の最大値を減らすことなく半導体基板と空乏層領域ま
での基板抵抗を下げ半導体可変容量素子の高周波特性を
改善した。
［実施例］
る。
第１図は本発明の実施例の構造を示す断面図である。不
純物濃度が高く低抵抗の半導体基板１の表面に半導体基
板と同じ導電型で不純物濃度が低い表面領域１９があり
、表面領域１９の上に絶縁膜２に覆われ外部とは絶縁さ
れた浮遊電極３があり、表面領域１９の表面に半導体基
板１とは逆の導電型のウェル拡散領域４の表面内にウェ
ル拡散領域４と同じ導電型で前記浮遊電極３と容量結合
する容量電極５が形成されて゛、）る。さらに、前記浮
遊電極３に蓄積される電荷をやりとりする容量可変電極
７が前記表面領域１９の表面で前記半導体基板１とは逆
の導電型のウェル拡散領域６内に前記半導体基板１と同
じ導電をの拡散領域で形成されている。前記容量可変電
極７は保護抵抗８を通じて容量可変端子９に接続され、
前記容量可変端子９と前記半導体基板１とは保護抵抗１
０で接続されている。保護抵抗８と保護抵抗１０は浮遊
電極を覆う絶縁膜を静電破壊から守るものである。
純物濃度が高く低抵抗の半導体基板１の表面に半導体基
板と同じ導電型で不純物濃度が低い表面領域１９があり
、表面領域１９の上に絶縁膜２に覆われ外部とは絶縁さ
れた浮遊電極３があり、表面領域１９の表面に半導体基
板１とは逆の導電型のウェル拡散領域４の表面内にウェ
ル拡散領域４と同じ導電型で前記浮遊電極３と容量結合
する容量電極５が形成されて゛、）る。さらに、前記浮
遊電極３に蓄積される電荷をやりとりする容量可変電極
７が前記表面領域１９の表面で前記半導体基板１とは逆
の導電型のウェル拡散領域６内に前記半導体基板１と同
じ導電をの拡散領域で形成されている。前記容量可変電
極７は保護抵抗８を通じて容量可変端子９に接続され、
前記容量可変端子９と前記半導体基板１とは保護抵抗１
０で接続されている。保護抵抗８と保護抵抗１０は浮遊
電極を覆う絶縁膜を静電破壊から守るものである。
容量可変電極７は、前記浮遊電極３の蓄積電荷量を制御
するものである。容量可変端子９に正負いずれかの高電
圧を加えると前記浮遊電極３と容量可変電極７の間の極
薄い酸化膜にトンネル電流が流れ、浮遊電極３の蓄積電
荷量を変化できる。浮遊電極３の蓄積電荷量に応じて変
化する浮遊電極３の電位に依存して、前記半導体基板１
の表面の空乏層容量１５も変化する。この結果、半導体
可変容量素子の容量値（半導体基板１と容量電極５との
間の容量値）は浮遊電極３の蓄積電荷量を変化させるこ
とで任意に可変できる。また、浮遊電極３は絶縁性に優
れた絶縁膜（例えば酸化膜）で覆われているため、蓄積
されている電荷は容量可変端子９に可変電圧パルスを加
えないがぎり経時変化しない。したがって、いったん設
定された実施例の半導体可変容量素子の容量値も容量可
変端子９に可変電圧パルスを加えないかぎり経時変化し
ない。
するものである。容量可変端子９に正負いずれかの高電
圧を加えると前記浮遊電極３と容量可変電極７の間の極
薄い酸化膜にトンネル電流が流れ、浮遊電極３の蓄積電
荷量を変化できる。浮遊電極３の蓄積電荷量に応じて変
化する浮遊電極３の電位に依存して、前記半導体基板１
の表面の空乏層容量１５も変化する。この結果、半導体
可変容量素子の容量値（半導体基板１と容量電極５との
間の容量値）は浮遊電極３の蓄積電荷量を変化させるこ
とで任意に可変できる。また、浮遊電極３は絶縁性に優
れた絶縁膜（例えば酸化膜）で覆われているため、蓄積
されている電荷は容量可変端子９に可変電圧パルスを加
えないがぎり経時変化しない。したがって、いったん設
定された実施例の半導体可変容量素子の容量値も容量可
変端子９に可変電圧パルスを加えないかぎり経時変化し
ない。
この半導体可変容量素子の容量値の最大容量値は浮遊電
極３の面積と容量電極５の面積によって自由に選択でき
、最小容量値は空乏層容量１５の最小値、すなわち、空
乏層幅の最大値によって決まる。したがって、最小容量
値を小さくする、すなわち、空乏層幅の最大値を大きく
するするためには表面領域１９の不純物濃度は低い程良
いので、実施例では１０１４〜１５Ｃｍ−２程度の低濃
度のエピタキシャル層としている。したがって、半導体
可変容量素子の容量値の可変範囲は極めて広くできる。
極３の面積と容量電極５の面積によって自由に選択でき
、最小容量値は空乏層容量１５の最小値、すなわち、空
乏層幅の最大値によって決まる。したがって、最小容量
値を小さくする、すなわち、空乏層幅の最大値を大きく
するするためには表面領域１９の不純物濃度は低い程良
いので、実施例では１０１４〜１５Ｃｍ−２程度の低濃
度のエピタキシャル層としている。したがって、半導体
可変容量素子の容量値の可変範囲は極めて広くできる。
また、半導体可変容量素子の容量の一端の端子となる半
導体基板１は不純物濃度を高くし０．０１Ω・ｃｍ程度
の低抵抗基板を用いている。したがって、浮遊電極２３
の面積が大きくなっても、浮遊電極３に蓄積した電荷で
生じる浮遊電極３の電位によって生じる空乏層容量１５
の領域と半導体基板１との間の基板抵抗１１は極めて小
さくほとんど無視できる。したがって、この基板抵抗１
１によって高周波特性を落とすことはなく、高周波特性
の極めて僅れた半導体可変容量素子となっている。
導体基板１は不純物濃度を高くし０．０１Ω・ｃｍ程度
の低抵抗基板を用いている。したがって、浮遊電極２３
の面積が大きくなっても、浮遊電極３に蓄積した電荷で
生じる浮遊電極３の電位によって生じる空乏層容量１５
の領域と半導体基板１との間の基板抵抗１１は極めて小
さくほとんど無視できる。したがって、この基板抵抗１
１によって高周波特性を落とすことはなく、高周波特性
の極めて僅れた半導体可変容量素子となっている。
［発明の効果］
以上の説明で明らかなように、本発明は、不純物濃度が
高く低抵抗の半導体基板にエピタキシャル法等を用いて
空乏層容量が生じる半導体基板表面領域に不純物濃度の
低い表面領域を設けることで、空乏層幅の最大値を大き
くするとともに、半導体基板の基板抵抗を無視できるほ
ど小さくすることで、容量の可変範囲が広く、かつ、高
周波特性の極めて優れた半導体可変容量素子を実現でき
る。
高く低抵抗の半導体基板にエピタキシャル法等を用いて
空乏層容量が生じる半導体基板表面領域に不純物濃度の
低い表面領域を設けることで、空乏層幅の最大値を大き
くするとともに、半導体基板の基板抵抗を無視できるほ
ど小さくすることで、容量の可変範囲が広く、かつ、高
周波特性の極めて優れた半導体可変容量素子を実現でき
る。
第１図は、本発明の第１の実施例の半導体可変容量素子
の断面図で、第２図は従来の半導体可変容量素子の構造
を示す断面図である。 １．２１ −−−−−−−一 半導体基板３．２３ −
＝−−−一 浮遊電極
の断面図で、第２図は従来の半導体可変容量素子の構造
を示す断面図である。 １．２１ −−−−−−−一 半導体基板３．２３ −
＝−−−一 浮遊電極
Claims (1)
- （１）半導体基板表面上に絶縁膜に覆われ外部とは絶縁
された浮遊電極と、 前記浮遊電極と容量結合する容量電極と、 前記浮遊電極に蓄積される電荷をやりとりする容量可変
電極と、 前記浮遊電極と薄い絶縁膜を介して前記半導体基板表面
にもうけられ前記浮遊電極に蓄積された電荷によって空
乏層容量を生じる前記半導体基板より不純物濃度の低い
表面領域とからなることを特徴とする半導体可変容量素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5567788A JPH01228177A (ja) | 1988-03-09 | 1988-03-09 | 半導体可変容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5567788A JPH01228177A (ja) | 1988-03-09 | 1988-03-09 | 半導体可変容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01228177A true JPH01228177A (ja) | 1989-09-12 |
Family
ID=13005518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5567788A Pending JPH01228177A (ja) | 1988-03-09 | 1988-03-09 | 半導体可変容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01228177A (ja) |
-
1988
- 1988-03-09 JP JP5567788A patent/JPH01228177A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3339128A (en) | Insulated offset gate field effect transistor | |
| US4614959A (en) | Improved high voltage MOS transistor with field plate layers for preventing reverse field plate effect | |
| GB2087649A (en) | Semiconductor switching devices | |
| US5793074A (en) | Metal oxide semiconductor capacitors having uniform C-V characteristics over an operating range and reduced susceptibility to insulator breakdown | |
| JPH0420262B2 (ja) | ||
| GB2092825A (en) | Variable capacitor | |
| JPH01228177A (ja) | 半導体可変容量素子 | |
| US5309009A (en) | Integrated electrically adjustable analog transistor device | |
| EP0232117B1 (en) | Semiconductor variable capacitance element | |
| US5008738A (en) | Semiconductor variable capacitance element | |
| JPH01302868A (ja) | 半導体可変容量素子 | |
| JPH0396267A (ja) | 半導体集積回路装置 | |
| JPS6118349B2 (ja) | ||
| JPH0525173B2 (ja) | ||
| JPS59143358A (ja) | 半導体薄膜抵抗素子 | |
| JPS5853864A (ja) | 半導体可変容量素子 | |
| JP2712098B2 (ja) | 半導体装置 | |
| JPS59100570A (ja) | Ｍｏｓトランジスタ | |
| JPH02135785A (ja) | 半導体可変容量素子 | |
| JP2567831B2 (ja) | 電荷検出回路 | |
| JPS60147169A (ja) | 半導体可変容量素子 | |
| JPS6358959A (ja) | キヤパシタを有する電界効果型半導体装置 | |
| JP2789916B2 (ja) | バラクタダイオード | |
| JPS6342423B2 (ja) | ||
| JPH0312458B2 (ja) |