JPH0420262B2 - - Google Patents
Info
- Publication number
- JPH0420262B2 JPH0420262B2 JP58056198A JP5619883A JPH0420262B2 JP H0420262 B2 JPH0420262 B2 JP H0420262B2 JP 58056198 A JP58056198 A JP 58056198A JP 5619883 A JP5619883 A JP 5619883A JP H0420262 B2 JPH0420262 B2 JP H0420262B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- gate
- potential
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 35
- 230000015556 catabolic process Effects 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 230000005684 electric field Effects 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/50—PIN diodes
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、例えばイグナイタ等のインダクタ
ンス負荷をスイツチングするパワートランジスタ
と一体的に構成することができ、所定のブレイク
ダウン電圧をもつてトランジスタを保護し得るよ
うにするダイオード構成の半導体装置に関する。
ンス負荷をスイツチングするパワートランジスタ
と一体的に構成することができ、所定のブレイク
ダウン電圧をもつてトランジスタを保護し得るよ
うにするダイオード構成の半導体装置に関する。
半導体素子に内蔵して使用する過電圧保護素子
の一種である保護ダイオードは、ダイオードのブ
レイクダウン電圧VZを、保護すべきトランジス
タのVCEO電圧よりも低くするために、種々の工夫
をしている。例えば、不活性なベース領域の一部
を深く拡散して、コレクタ高濃度領域とのリーチ
スルーによつてVZを設定する。あるいは、不活
性なベース領域の一部にイオン注入等で高精度に
制御したコレクタと同一導電型の高濃度領域を形
成し、これによりブレイクダウン電圧VZを設定
することが考えられている。
の一種である保護ダイオードは、ダイオードのブ
レイクダウン電圧VZを、保護すべきトランジス
タのVCEO電圧よりも低くするために、種々の工夫
をしている。例えば、不活性なベース領域の一部
を深く拡散して、コレクタ高濃度領域とのリーチ
スルーによつてVZを設定する。あるいは、不活
性なベース領域の一部にイオン注入等で高精度に
制御したコレクタと同一導電型の高濃度領域を形
成し、これによりブレイクダウン電圧VZを設定
することが考えられている。
しかし、このような構成のものでは、半導体基
体内に動作部が存在するようになるものであり、
このためブレイクダウン電圧VZの変動は問題と
ならないが、ダイオードを構成するために特別の
製造工程が必要となる。また、この半導体装置
を、例えば内燃機関用の点火装置の点火コイル制
御用に用いる場合、その制御のために必要な
360V±10％のブレイクダウン電圧VZの制御が非
常に困難となり、歩留り的にも製品のコストアツ
プとなる。
体内に動作部が存在するようになるものであり、
このためブレイクダウン電圧VZの変動は問題と
ならないが、ダイオードを構成するために特別の
製造工程が必要となる。また、この半導体装置
を、例えば内燃機関用の点火装置の点火コイル制
御用に用いる場合、その制御のために必要な
360V±10％のブレイクダウン電圧VZの制御が非
常に困難となり、歩留り的にも製品のコストアツ
プとなる。
この発明は上記のような点に鑑みなされたもの
で、充分簡易化した通常のトランジスタ等の製造
工程と共に構成することができ、ブレイクダウン
電圧特性の安定した、しかも制御性の良いブレイ
クダウン電圧特性の得られるダイオードのような
過電圧保護素子を含む半導体装置を提供しようと
するものである。
で、充分簡易化した通常のトランジスタ等の製造
工程と共に構成することができ、ブレイクダウン
電圧特性の安定した、しかも制御性の良いブレイ
クダウン電圧特性の得られるダイオードのような
過電圧保護素子を含む半導体装置を提供しようと
するものである。
すなわち、この発明に係る半導体装置は、半導
体基体の主表面に対して、この基体と反対導電型
の第１の領域と、この第１の領域から離間して基
体と同導電型で且つ基体より高不純物濃度の第２
の領域とを形成し、この第１および第２の領域そ
れぞれに対して少なくとも一部分が重なり合う状
態で、絶縁膜を介してゲート電極となる導電膜を
対設形成するようにしたものである。
体基体の主表面に対して、この基体と反対導電型
の第１の領域と、この第１の領域から離間して基
体と同導電型で且つ基体より高不純物濃度の第２
の領域とを形成し、この第１および第２の領域そ
れぞれに対して少なくとも一部分が重なり合う状
態で、絶縁膜を介してゲート電極となる導電膜を
対設形成するようにしたものである。
さらに、この発明ではゲートを浮遊させてその
ゲート電位をアノード、カソードのオーバラツプ
容量で適宜制御し、アバランシエ時のキヤリアの
インジエクシヨンをおさえて、ブレイクさせても
高安定の横型ダイオードが得られるようにするこ
とを目的とする。
ゲート電位をアノード、カソードのオーバラツプ
容量で適宜制御し、アバランシエ時のキヤリアの
インジエクシヨンをおさえて、ブレイクさせても
高安定の横型ダイオードが得られるようにするこ
とを目的とする。
以下図面を参照してこの発明の一実施例を説明
する。第１図はブレイクダウン素子となるダイオ
ード部の断面構成を示すもので、半導体基体１１
は、例えばトランジスタを一体に形成するために
Ｎ型のコレクタ基体として構成される。そして、
この半導体基体１１の裏面部には、エピタキシヤ
ルサブストレートあるいはN+コレクタ拡散層１
２が形成される。
する。第１図はブレイクダウン素子となるダイオ
ード部の断面構成を示すもので、半導体基体１１
は、例えばトランジスタを一体に形成するために
Ｎ型のコレクタ基体として構成される。そして、
この半導体基体１１の裏面部には、エピタキシヤ
ルサブストレートあるいはN+コレクタ拡散層１
２が形成される。
上記半導体基体１１の主表面部には、Ｐ型アノ
ード領域１３が形成され、さらにこのアノード領
域１３から離間する状態で、基体１１と同導電型
で不純物濃度を高くしたN+カソード領域１４を
形成する。このように、第１の領域となるＰ型ア
ノード領域１３、および第２の領域となるN+カ
ソード領域１４の形成された半導体基体１１の主
表面上には、SiO2等による絶縁膜１５を形成す
るもので、この絶縁膜１５上には、アノード領域
１３およびカソード領域１４にそれぞれ一部分が
重なり合うようにして導電膜によるゲート電極１
６を形成する。１７はＰ型アノード領域１３に対
応して設けた電極であり、この電極１７からアノ
ードＡが導出される。また、１８は窒化膜等の表
面保護膜である。
ード領域１３が形成され、さらにこのアノード領
域１３から離間する状態で、基体１１と同導電型
で不純物濃度を高くしたN+カソード領域１４を
形成する。このように、第１の領域となるＰ型ア
ノード領域１３、および第２の領域となるN+カ
ソード領域１４の形成された半導体基体１１の主
表面上には、SiO2等による絶縁膜１５を形成す
るもので、この絶縁膜１５上には、アノード領域
１３およびカソード領域１４にそれぞれ一部分が
重なり合うようにして導電膜によるゲート電極１
６を形成する。１７はＰ型アノード領域１３に対
応して設けた電極であり、この電極１７からアノ
ードＡが導出される。また、１８は窒化膜等の表
面保護膜である。
すなわち、上記半導体装置にあつては、Ｐ型ア
ノード領域１３とゲート電極１６との間、および
N+カソード領域１４とゲート電極１６との間そ
れぞれに容量Ｃ１およびＣ２が形成されるもの
で、第２図に示す等価回路のダイオードが構成さ
れるようになる。すなわち、ゲート電極１６は容
量Ｃ１，Ｃ２によつて分割された電位となる。
ノード領域１３とゲート電極１６との間、および
N+カソード領域１４とゲート電極１６との間そ
れぞれに容量Ｃ１およびＣ２が形成されるもの
で、第２図に示す等価回路のダイオードが構成さ
れるようになる。すなわち、ゲート電極１６は容
量Ｃ１，Ｃ２によつて分割された電位となる。
このような過電圧保護素子となるダイオード
は、例えば前述したように点火コイル制御用に用
いられるもので、第３図は点火コイルに対して点
火信号を与える保護ダイオード内蔵のダーリント
ンパワートランジスタ回路を示す。すなわち、こ
の回路は駆動段トランジスタTr１および出力段
トランジスタTr２をダーリントン接続するよう
にして構成されるもので、出力段トランジスタ
Tr２のコレクタとベースとの間に過電圧保護用
のダイオードDZを接続して構成される。
は、例えば前述したように点火コイル制御用に用
いられるもので、第３図は点火コイルに対して点
火信号を与える保護ダイオード内蔵のダーリント
ンパワートランジスタ回路を示す。すなわち、こ
の回路は駆動段トランジスタTr１および出力段
トランジスタTr２をダーリントン接続するよう
にして構成されるもので、出力段トランジスタ
Tr２のコレクタとベースとの間に過電圧保護用
のダイオードDZを接続して構成される。
第４図は上記点火制御回路を構成するモノリシ
ツク保護ダイオード内蔵NPNダーリントンパワ
ートランジスタを構成する半導体装置の構成を示
すもので、Ｎ型の半導体基体１１の裏面部にN+
コレクタ拡散層１２が形成されている。そして、
この基体１１の主表面部には、Ｐ型の駆動段ベー
ス領域２０およびＰ型出力段ベース領域２１が形
成されるもので、これら領域２０，２１を取り囲
むようにしてその外側にダイオードのＰ型アノー
ド領域１３が形成される。また、上記ベース領域
２０，２１内部には、それぞれ駆動段および出力
段のエミツタ領域２２，２３が形成されているも
ので、これら領域にそれぞれ対応して駆動段ベー
ス電極２４、出力段および駆動段のエミツタ電極
２５，２６、出力段ベース電極２７が形成される
もので、このベース電極２７は図で破線丸印で示
すダイオードのアノード電極２８と共有になつて
いる。そして、上記Ｐ型アノード領域１３を取り
囲むようにして、この領域１３から離間してN+
カソード領域１４が形成されるものであり、アノ
ード領域１３およびカソード領域１４に一部対向
するようにして、絶縁膜１５を介してゲート電極
１６を形成するようにしてなる。
ツク保護ダイオード内蔵NPNダーリントンパワ
ートランジスタを構成する半導体装置の構成を示
すもので、Ｎ型の半導体基体１１の裏面部にN+
コレクタ拡散層１２が形成されている。そして、
この基体１１の主表面部には、Ｐ型の駆動段ベー
ス領域２０およびＰ型出力段ベース領域２１が形
成されるもので、これら領域２０，２１を取り囲
むようにしてその外側にダイオードのＰ型アノー
ド領域１３が形成される。また、上記ベース領域
２０，２１内部には、それぞれ駆動段および出力
段のエミツタ領域２２，２３が形成されているも
ので、これら領域にそれぞれ対応して駆動段ベー
ス電極２４、出力段および駆動段のエミツタ電極
２５，２６、出力段ベース電極２７が形成される
もので、このベース電極２７は図で破線丸印で示
すダイオードのアノード電極２８と共有になつて
いる。そして、上記Ｐ型アノード領域１３を取り
囲むようにして、この領域１３から離間してN+
カソード領域１４が形成されるものであり、アノ
ード領域１３およびカソード領域１４に一部対向
するようにして、絶縁膜１５を介してゲート電極
１６を形成するようにしてなる。
尚、この例では駆動段トランジスタのベース領
域２０とダイオードのアノード領域１３とは離間
しているが、出力段トランジスタのベース領域２
１とアノード領域１３とは共有して形成されてい
る。
域２０とダイオードのアノード領域１３とは離間
しているが、出力段トランジスタのベース領域２
１とアノード領域１３とは共有して形成されてい
る。
このようにして用いられる第１図に示した過電
圧保護ダイオードのブレイクダウン特性を、第５
図に示す回路を用いて測定した。この回路は被測
定ダイオードを、一定電流で連続ブレイクダウン
させる回路であり、ゲート電圧を調整してゲート
下の絶縁膜の電界強度を変化させると共に、ブレ
イクダウン電圧の初期値をも変化させるものであ
る。
圧保護ダイオードのブレイクダウン特性を、第５
図に示す回路を用いて測定した。この回路は被測
定ダイオードを、一定電流で連続ブレイクダウン
させる回路であり、ゲート電圧を調整してゲート
下の絶縁膜の電界強度を変化させると共に、ブレ
イクダウン電圧の初期値をも変化させるものであ
る。
このような測定回路を用いて、常温においてブ
レイクダウン電流を一定の1mAとし、100時間
（Ｈ）経過後のブレイクダウン電圧VZの変動量
ΔVZと、ゲート電位の関係を測定したところ、第
６図に示すような結果を得た。
レイクダウン電流を一定の1mAとし、100時間
（Ｈ）経過後のブレイクダウン電圧VZの変動量
ΔVZと、ゲート電位の関係を測定したところ、第
６図に示すような結果を得た。
第１図で示したダイオードにおいて、このダイ
オードに印加する逆バイアス電圧VKAに対して、
ゲート電極１６下の基体１１と、ゲート電極１６
との間の電圧VKGは、次式で表わされる電位とな
る。
オードに印加する逆バイアス電圧VKAに対して、
ゲート電極１６下の基体１１と、ゲート電極１６
との間の電圧VKGは、次式で表わされる電位とな
る。
VKG＝C1／C1＋C2×VKA
逆バイアス電圧VKAを上昇（負電位）させてゆ
くと、電圧VKGも上昇する。そして、基本１１の
表面濃度を１×1014atms／cm3、ゲート電極１６
と基体１１間の絶縁膜１５がSiO2で構成された
厚さ4μのもの、基体表面電荷密度をQSS＝１×
1011ケ／cm2としたとき、VKG＝−30〜−50（Ｖ）程
度となり、基体１１の表面にＰ型反転層が生じて
これがカソード高濃度領域１４に到達する。
くと、電圧VKGも上昇する。そして、基本１１の
表面濃度を１×1014atms／cm3、ゲート電極１６
と基体１１間の絶縁膜１５がSiO2で構成された
厚さ4μのもの、基体表面電荷密度をQSS＝１×
1011ケ／cm2としたとき、VKG＝−30〜−50（Ｖ）程
度となり、基体１１の表面にＰ型反転層が生じて
これがカソード高濃度領域１４に到達する。
このとき、アノード領域１３と基体１１からな
るPN接合部とＰ型反転層に沿つて、主として基
体１１のN-領域に空乏層が拡がる。そして、さ
らにVKAを上昇させると、ゲート電極１６下の基
体１１表面でＰ型反転層が追い払われる状態で空
乏層が拡がり、この部分でアバランシエブレイク
ダウンを起こす。この時に発生するホツトエレク
トロンが、ゲート電極１６直下の絶縁膜１５内に
注入トラツプされ、ブレイクダウン電圧の変動を
引きおこすことが知られている。ただし、ゲート
電圧VKGを負に設定すれば、電界によりエレクト
ロンの注入を阻止できる。しかし、この負の電界
はホツトホールの注入を助長する方向となる。
るPN接合部とＰ型反転層に沿つて、主として基
体１１のN-領域に空乏層が拡がる。そして、さ
らにVKAを上昇させると、ゲート電極１６下の基
体１１表面でＰ型反転層が追い払われる状態で空
乏層が拡がり、この部分でアバランシエブレイク
ダウンを起こす。この時に発生するホツトエレク
トロンが、ゲート電極１６直下の絶縁膜１５内に
注入トラツプされ、ブレイクダウン電圧の変動を
引きおこすことが知られている。ただし、ゲート
電圧VKGを負に設定すれば、電界によりエレクト
ロンの注入を阻止できる。しかし、この負の電界
はホツトホールの注入を助長する方向となる。
従来、ホールはエレクトロンに比して酸化膜と
の電位障壁が大きく、ホールの運動の平均自由飛
程が短いため、10-3程度注入確率が低く、注入が
起き難いといわれている。しかし、第６図で示し
たように、第５図の回路でVGA＝０とし、VKGに
最大の負電位をかけて、100時間ブレイクダウン
電流1mAで連続的にブレイクダウンさせると、
数＋Ｖの大幅なブレイクダウン電圧の変動を示す
ことが判明した。さらにVGAを大きくしてVKGの
負電位を減じてゆくと、ホール注入によるブレイ
クダウン電圧の変動は少なくなり、ほとんど
「０」となる領域が出現する。そして、さらに負
電位を減じてゆくと、エレクトロンの注入をおさ
えられなくなり、再び変動を生ずるようになる。
の電位障壁が大きく、ホールの運動の平均自由飛
程が短いため、10-3程度注入確率が低く、注入が
起き難いといわれている。しかし、第６図で示し
たように、第５図の回路でVGA＝０とし、VKGに
最大の負電位をかけて、100時間ブレイクダウン
電流1mAで連続的にブレイクダウンさせると、
数＋Ｖの大幅なブレイクダウン電圧の変動を示す
ことが判明した。さらにVGAを大きくしてVKGの
負電位を減じてゆくと、ホール注入によるブレイ
クダウン電圧の変動は少なくなり、ほとんど
「０」となる領域が出現する。そして、さらに負
電位を減じてゆくと、エレクトロンの注入をおさ
えられなくなり、再び変動を生ずるようになる。
ここで、Ｎ型基体に対してホールが注入される
と、表面濃度が上昇し、前述したＰ型反転層が生
ずる電圧（VT）が大となるため、ブレイクダウ
ン電圧は上昇する。逆にエレクトロンが注入され
ると、電圧VTが小となるため、ブレイクダウン
電圧が低下すると考えられる。
と、表面濃度が上昇し、前述したＰ型反転層が生
ずる電圧（VT）が大となるため、ブレイクダウ
ン電圧は上昇する。逆にエレクトロンが注入され
ると、電圧VTが小となるため、ブレイクダウン
電圧が低下すると考えられる。
この実験結果によれば、ホールおよびエレクト
ロンの注入を阻止してブレイクダウン電圧を安定
化するためには、VGAで−50V〜−250V，EKGで
−８〜−２×105V／cm程度の電界になるように
ゲート電圧を設定すれば良いことが判明した。
ロンの注入を阻止してブレイクダウン電圧を安定
化するためには、VGAで−50V〜−250V，EKGで
−８〜−２×105V／cm程度の電界になるように
ゲート電圧を設定すれば良いことが判明した。
このため、第１図で示した半導体装置において
は、容量Ｃ１とＣ２を、アノード領域１３および
カソード領域１４とゲート電極１６との重なり合
い面積を適当に調整して VKG＝VKA×C1／C1×C2 で示される電位となるように設定する。
は、容量Ｃ１とＣ２を、アノード領域１３および
カソード領域１４とゲート電極１６との重なり合
い面積を適当に調整して VKG＝VKA×C1／C1×C2 で示される電位となるように設定する。
この場合、「Ｃ１＋Ｃ２」の容量の大きい方が
サージ等によりチヤージされて誤動作し難いが、
ゲート電極１６との重なり合いの面積が大とな
り、チツプサイズに対して不経済となる。実際は
数PF〜数＋PFのレベルとすると効果的である。
サージ等によりチヤージされて誤動作し難いが、
ゲート電極１６との重なり合いの面積が大とな
り、チツプサイズに対して不経済となる。実際は
数PF〜数＋PFのレベルとすると効果的である。
このようにしてアノード領域１３とカソード領
域１４に対するゲート電極１６の重なり合い面積
に対応する容量によつて、ゲート電位を与えるよ
うにする手段は、半導体装置製作工程におけるパ
ターン上で簡単に設定できるものであり、通常の
トランジスタ製造工程と同様にして製作可能であ
る。
域１４に対するゲート電極１６の重なり合い面積
に対応する容量によつて、ゲート電位を与えるよ
うにする手段は、半導体装置製作工程におけるパ
ターン上で簡単に設定できるものであり、通常の
トランジスタ製造工程と同様にして製作可能であ
る。
前記第３図の等価回路で示される第４図のダー
リントントランジスタ回路は、第１図で示した半
導体装置と同様の基体濃度、絶縁膜厚さを有し、
アノード領域１３はベース領域２０，２１と同時
に拡散して深さ30μmで形成され、カソード高濃
度領域１４はエミツタ領域２２，２３と同時に拡
散して深さ20μmで形成される。そして、チツプ
サイズ５mm平方で、「Ｃ１＋Ｃ２＝20PF」「Ｃ１
＝10PF」となつており、アノード，カソード間
でブレイクダウン電圧「BVAK＝350V」である。
そして、計算によると「VKG＝−117V」、ゲート
電圧の実測値は「−100V〜150V」あり、設計通
りの動作をしているものとみなされる。
リントントランジスタ回路は、第１図で示した半
導体装置と同様の基体濃度、絶縁膜厚さを有し、
アノード領域１３はベース領域２０，２１と同時
に拡散して深さ30μmで形成され、カソード高濃
度領域１４はエミツタ領域２２，２３と同時に拡
散して深さ20μmで形成される。そして、チツプ
サイズ５mm平方で、「Ｃ１＋Ｃ２＝20PF」「Ｃ１
＝10PF」となつており、アノード，カソード間
でブレイクダウン電圧「BVAK＝350V」である。
そして、計算によると「VKG＝−117V」、ゲート
電圧の実測値は「−100V〜150V」あり、設計通
りの動作をしているものとみなされる。
このようなダーリントントランジスタの半導体
装置をイグナイタのインダクタンス負荷（点火コ
イル）スイツチングに使用したところ、高温実機
動作1000時間で、ブレイクダウン電圧BVAKの変
動は見られなかつた。尚、この半導体装置におけ
るダイオードで、基体１１をＰ型とすると基体１
１が負の最大電位となるため、ゲート電位を基体
１１に対して負にバイアスするには外部より電位
をかける必要がある。
装置をイグナイタのインダクタンス負荷（点火コ
イル）スイツチングに使用したところ、高温実機
動作1000時間で、ブレイクダウン電圧BVAKの変
動は見られなかつた。尚、この半導体装置におけ
るダイオードで、基体１１をＰ型とすると基体１
１が負の最大電位となるため、ゲート電位を基体
１１に対して負にバイアスするには外部より電位
をかける必要がある。
VKGに適当な電位を与える手段としては、他に
種々あるものであるが、例えば第７図に示すよう
にガードリング接合の電位を利用する手段があ
る。すなわち、半導体基体１１の主表面に、アノ
ード領域１３と同時に、この領域１３から延びた
空乏層のとどく範囲内に、ガードリング領域３０
を形成するものである。そして、VKGの調節は、
主接合とガードリング接合の間隔で行なう。
種々あるものであるが、例えば第７図に示すよう
にガードリング接合の電位を利用する手段があ
る。すなわち、半導体基体１１の主表面に、アノ
ード領域１３と同時に、この領域１３から延びた
空乏層のとどく範囲内に、ガードリング領域３０
を形成するものである。そして、VKGの調節は、
主接合とガードリング接合の間隔で行なう。
第８図は、ゲート電極１６を外部に取り出し、
外付の抵抗Ｒ１，Ｒ２によつて電位分割してゲー
ト電位を与えるようにしている。この場合、抵抗
の代りに起電力を与えれば、基体１１がＰ型の場
合でもブレイクダウン電圧の変動のないダイオー
ドを効果的に構成することができる。
外付の抵抗Ｒ１，Ｒ２によつて電位分割してゲー
ト電位を与えるようにしている。この場合、抵抗
の代りに起電力を与えれば、基体１１がＰ型の場
合でもブレイクダウン電圧の変動のないダイオー
ドを効果的に構成することができる。
この外付抵抗Ｒ１，Ｒ２は第９図で示すように
して半導体装置と一体的に構成することができ
る。すなわち、ゲート電極１６の外側面に絶縁膜
３１を形成し、その絶縁膜３１上にSIPOS等の
高比抵抗膜３２を形成してゲート電極１６をアノ
ード電極１７、およびコレクタ基体１１にそれぞ
れ接続するものである。
して半導体装置と一体的に構成することができ
る。すなわち、ゲート電極１６の外側面に絶縁膜
３１を形成し、その絶縁膜３１上にSIPOS等の
高比抵抗膜３２を形成してゲート電極１６をアノ
ード電極１７、およびコレクタ基体１１にそれぞ
れ接続するものである。
第１０図は、ドープポリシリコンあるいはモリ
ブデン等によつて前記同様にゲート電極１６ａを
形成しているもので、この場合、このゲート電極
１６ａの外側面の層間絶縁保護膜１８を介して、
ゲート電極１６ａ上に第２のゲート電極３３を重
ねて形成し、このゲート電極３３をアノード電極
１７に接続設定する。そして、ゲート電極１６ａ
と３３との間の容量Ｃ３，ゲート電極１６ａとカ
ソード高濃度領域１４との間の容量Ｃ４により、
ゲート電極１６ａに対して電位を与えるようにし
ている。
ブデン等によつて前記同様にゲート電極１６ａを
形成しているもので、この場合、このゲート電極
１６ａの外側面の層間絶縁保護膜１８を介して、
ゲート電極１６ａ上に第２のゲート電極３３を重
ねて形成し、このゲート電極３３をアノード電極
１７に接続設定する。そして、ゲート電極１６ａ
と３３との間の容量Ｃ３，ゲート電極１６ａとカ
ソード高濃度領域１４との間の容量Ｃ４により、
ゲート電極１６ａに対して電位を与えるようにし
ている。
以上のようにこの発明によれば、通常のトラン
ジスタの製造工程と共にダイオードのような過電
圧保護素子を含む半導体装置を構成することので
きるものであり、特にブレイクダウン電圧特性の
安定した保護素子を構成することのできるもので
ある。
ジスタの製造工程と共にダイオードのような過電
圧保護素子を含む半導体装置を構成することので
きるものであり、特にブレイクダウン電圧特性の
安定した保護素子を構成することのできるもので
ある。
第１図はこの発明の一実施例に係る過電圧保護
素子を構成する半導体装置を説明する断面構成
図、第２図は上記半導体装置の等価回路図、第３
図は上記保護素子を含むダーリントントランジス
タ回路の例を示す図、第４図は上記トランジスタ
回路を実現する半導体装置を示すもので、Ａは平
面から見たパターン図、Ｂは断面構成図、第５図
は上記半導体装置の保護ダイオードの測定回路を
示す図、第６図は上記測定回路により測定したブ
レイクダウン電圧特性を説明する図、第７図乃至
第１０図はそれぞれこの発明の他の実施例を説明
する図である。 １１…半導体基体、１２…コレクタ拡散層、１
３…Ｐ型アノード領域（第１の領域）、１４…N+
型カソード領域（第２の領域）、１５…絶縁膜、
１６…ゲート電極。
素子を構成する半導体装置を説明する断面構成
図、第２図は上記半導体装置の等価回路図、第３
図は上記保護素子を含むダーリントントランジス
タ回路の例を示す図、第４図は上記トランジスタ
回路を実現する半導体装置を示すもので、Ａは平
面から見たパターン図、Ｂは断面構成図、第５図
は上記半導体装置の保護ダイオードの測定回路を
示す図、第６図は上記測定回路により測定したブ
レイクダウン電圧特性を説明する図、第７図乃至
第１０図はそれぞれこの発明の他の実施例を説明
する図である。 １１…半導体基体、１２…コレクタ拡散層、１
３…Ｐ型アノード領域（第１の領域）、１４…N+
型カソード領域（第２の領域）、１５…絶縁膜、
１６…ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型の半導体基体と、 この半導体基体に形成され、所定の耐圧が設定
されているトランジスタと、 前記半導体基体に形成され、前記トランジスタ
の耐圧よりも低いブレイクダウン電圧が設定され
た過電圧保護素子とを具備し、 この保護素子は、 前記半導体基体の主表面に対して形成されたＰ
型の第１の領域と、 この第１の領域と離間してＮ型で且つ前記基体
よりも高不純物濃度で前記基体主表面に形成した
第２の領域と、 前記第１および第２の領域それぞれに対して絶
縁膜を介して一部分が重なり合うように設定した
ゲート電極と、 このゲート電極とその下の基体とのブレイクダ
ウン時の電界強度を、ゲート電極を負電位として
８〜２×105V／cmとするゲート電位設定手段と、 を備えたことを特徴とする半導体装置。 ２ 前記ゲート電位設定手段は、前記第１の領域
および第２の領域それぞれとゲート電極との重な
り合う領域で設定されるそれぞれの容量による分
割電位供給手段により構成した特許請求の範囲第
１項記載の半導体装置。 ３ 前記ゲート電位設定手段は、前記基体の第１
の領域から延びた空乏層のとどく範囲に形成した
ガードリングを含み、このガードリング接合電位
をゲート電極に与えるように構成した特許請求の
範囲第１項記載の半導体装置。 ４ 前記ゲート電位設定手段は、ゲート電極を外
部回路と電気的に接続して電位を得るように構成
した特許請求の範囲第１項記載の半導体装置。 ５ 前記ゲート電位設定手段は、ゲート電極上に
絶縁膜を介して形成される高比抵抗膜による抵抗
分割回路で構成した特許請求の範囲第１項記載の
半導体装置。 ６ 前記ゲート電位設定手段は、前記ゲート電極
上に絶縁膜を介して第２のゲート電極を形成し、
前記ゲート電極と第２のゲート電極間との容量、
およびゲート電極と第２の領域との間の容量とに
よる電位分割により構成した特許請求の範囲第１
項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056198A JPS59181679A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
| DE3411878A DE3411878C2 (de) | 1983-03-31 | 1984-03-30 | Halbleiterschaltkreis mit Überspannungs-Schutzeinrichtung |
| US06/912,673 US4672402A (en) | 1983-03-31 | 1986-09-25 | Semiconductor circuit device including an overvoltage protection element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056198A JPS59181679A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181679A JPS59181679A (ja) | 1984-10-16 |
| JPH0420262B2 true JPH0420262B2 (ja) | 1992-04-02 |
Family
ID=13020417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056198A Granted JPS59181679A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4672402A (ja) |
| JP (1) | JPS59181679A (ja) |
| DE (1) | DE3411878C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638419B2 (ja) * | 1984-01-25 | 1994-05-18 | 三菱電機株式会社 | 半導体装置 |
| SI8911187B (sl) * | 1988-06-16 | 1998-12-31 | Siemens Aktiengesellschaft | Preklopni napajalnik z zaščito za omejevanje izhodne napetosti |
| FR2664744B1 (fr) * | 1990-07-16 | 1993-08-06 | Sgs Thomson Microelectronics | Diode pin a faible surtension initiale. |
| DE4423619A1 (de) * | 1994-07-06 | 1996-01-11 | Bosch Gmbh Robert | Laterale Halbleiterstruktur zur Bildung einer temperaturkompensierten Spannungsbegrenzung |
| US5751052A (en) * | 1996-04-01 | 1998-05-12 | Motorola, Inc. | Inductive driver circuit and method therefor |
| US5767757A (en) * | 1996-07-29 | 1998-06-16 | Harris Corporation | Electrically variable R/C network and method |
| US20060005496A1 (en) * | 2004-07-12 | 2006-01-12 | Ridglass Manufacturing Company, Inc. | Torchless self-adhesive roofing product and method |
| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| CN102299150B (zh) * | 2010-06-22 | 2013-06-12 | 茂达电子股份有限公司 | 具有可调输出电容值的功率半导体组件以及制作方法 |
| CN113169169A (zh) | 2018-12-03 | 2021-07-23 | 镁可微波技术有限公司 | 具有多厚度本征区的pin二极管 |
| EP3925002A1 (en) | 2019-02-12 | 2021-12-22 | MACOM Technology Solutions Holdings, Inc. | Monolithic multi-i region diode limiters |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1564863C2 (de) * | 1966-06-28 | 1983-04-28 | Telefunken Patentverwertungsgesellschaft Mbh, 7900 Ulm | Planartransistor mit einer Emitter-, einer Basis- und einer Kollektorzone |
| US3999212A (en) * | 1967-03-03 | 1976-12-21 | Hitachi, Ltd. | Field effect semiconductor device having a protective diode |
| US3673428A (en) * | 1970-09-18 | 1972-06-27 | Rca Corp | Input transient protection for complementary insulated gate field effect transistor integrated circuit device |
| US4017882A (en) * | 1975-12-15 | 1977-04-12 | Rca Corporation | Transistor having integrated protection |
| NL176322C (nl) * | 1976-02-24 | 1985-03-18 | Philips Nv | Halfgeleiderinrichting met beveiligingsschakeling. |
| JPS52132684A (en) * | 1976-04-29 | 1977-11-07 | Sony Corp | Insulating gate type field effect transistor |
| US4236164A (en) * | 1977-12-28 | 1980-11-25 | Bell Telephone Laboratories, Incorporated | Bipolar transistor stabilization structure |
| IT1094080B (it) * | 1978-04-20 | 1985-07-26 | Ates Componenti Elettron | Dispositivo a semiconduttore protetto contro le sovratensioni |
| JPS5685848A (en) * | 1979-12-15 | 1981-07-13 | Toshiba Corp | Manufacture of bipolar integrated circuit |
| JPS6048106B2 (ja) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | 半導体集積回路 |
| US4320409A (en) * | 1980-05-01 | 1982-03-16 | Bell Telephone Laboratories, Incorporated | Complementary field-effect transistor integrated circuit device |
| JPS5745975A (en) * | 1980-09-02 | 1982-03-16 | Nec Corp | Input protecting device for semiconductor device |
| JPS57211272A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Semiconductor device |
| DE3276091D1 (en) * | 1981-12-24 | 1987-05-21 | Nippon Denso Co | Semiconductor device including overvoltage protection diode |
-
1983
- 1983-03-31 JP JP58056198A patent/JPS59181679A/ja active Granted
-
1984
- 1984-03-30 DE DE3411878A patent/DE3411878C2/de not_active Expired - Lifetime
-
1986
- 1986-09-25 US US06/912,673 patent/US4672402A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3411878C2 (de) | 1997-06-12 |
| JPS59181679A (ja) | 1984-10-16 |
| DE3411878A1 (de) | 1984-10-04 |
| US4672402A (en) | 1987-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4595941A (en) | Protection circuit for integrated circuit devices | |
| JP2699654B2 (ja) | トリガ電圧を低減したｓｃｒ保護構造および回路 | |
| US8283697B2 (en) | Internal combustion engine igniter semiconductor device | |
| US5311042A (en) | Low voltage monolithic protection diode with a low capacitance | |
| US5432368A (en) | Pad protection diode structure | |
| JP3851001B2 (ja) | 静電気保護回路 | |
| US5274524A (en) | Programmable protection circuit and its monolithic manufacturing | |
| US4937639A (en) | Input protector device for semiconductor device | |
| US5440151A (en) | Electrostatic discharge protection device for MOS integrated circuits | |
| JPH0420262B2 (ja) | ||
| US9991173B2 (en) | Bidirectional semiconductor device for protection against electrostatic discharges | |
| JP2686500B2 (ja) | 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 | |
| US20040046225A1 (en) | Semiconductor power component | |
| EP0225586A1 (en) | An overvoltage protection circuit for an integrated MOS device | |
| US6680493B1 (en) | ESD protective transistor | |
| US5637887A (en) | Silicon controller rectifier (SCR) with capacitive trigger | |
| CN114792725A (zh) | 半导体装置 | |
| US20030205780A1 (en) | High voltage resistive structure integrated on a semiconductor substrate | |
| JP2005101386A (ja) | 静電破壊保護回路 | |
| ITMI982003A1 (it) | Dispositivo circuitale di protezione contro scariche elettrostatiche e immune dal fenomeno di latch-up | |
| JPS6211787B2 (ja) | ||
| US6831328B2 (en) | Anode voltage sensor of a vertical power component and use for protecting against short circuits | |
| GB2088634A (en) | Production circuit for integrated circuit devices | |
| JPH0312458B2 (ja) | ||
| JPS63301555A (ja) | 半導体装置 |