JPH01228208A - シュミット・トリガ回路 - Google Patents
シュミット・トリガ回路Info
- Publication number
- JPH01228208A JPH01228208A JP63055191A JP5519188A JPH01228208A JP H01228208 A JPH01228208 A JP H01228208A JP 63055191 A JP63055191 A JP 63055191A JP 5519188 A JP5519188 A JP 5519188A JP H01228208 A JPH01228208 A JP H01228208A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- input
- positive feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 9
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシュミット；トリガ回路の回路構成に関し、特
に低電圧において、安定かつ高速で動作し、ページャ等
の１．０ｖ程度の電源電圧で動作する電子機器に利用可
能なシュミット・トリガ回路の回路構成に関する。
に低電圧において、安定かつ高速で動作し、ページャ等
の１．０ｖ程度の電源電圧で動作する電子機器に利用可
能なシュミット・トリガ回路の回路構成に関する。
従来、この種のシュミット・トリガ回路は第６図の様に
帰還抵抗Ｒ６３をエミッタに有するトランジスタＱ６１
のベースに入力信号ＶｒＮを受け、このトランジスタＱ
６１にエミッタが共通に接続されるトランジスタＱ６２
０ベースをトランジスタＱ６１のコレクタに接続し、各
トランジスタＱ０とＱ、２のコレクタと定電圧電源Ｖ。
帰還抵抗Ｒ６３をエミッタに有するトランジスタＱ６１
のベースに入力信号ＶｒＮを受け、このトランジスタＱ
６１にエミッタが共通に接続されるトランジスタＱ６２
０ベースをトランジスタＱ６１のコレクタに接続し、各
トランジスタＱ０とＱ、２のコレクタと定電圧電源Ｖ。
０との間に負荷抵抗Ｒ６１１Ｒｅ２をそれぞれ接続し、
トランジスタＱ６２のコレクタから出力を取り出す構成
となっていた。
トランジスタＱ６２のコレクタから出力を取り出す構成
となっていた。
かかる従来回路の動作は以下の様に説明される。
第６図において、トランジスタＱ６１がＯＦＦ。
トランジスタＱ６□がＯＮの時、共通のエミッタ電位を
ＶＢ２とすると、 ・・・・・・（１） と表わせる。
ＶＢ２とすると、 ・・・・・・（１） と表わせる。
ここでＶＣＣは電源電圧、ＶＢＥ、、２． Ｖｃｚ２ハ
ソれぞれトランジスタＱ６□のベース・エミッタ間電圧
、コレクタ・エミッタ間電圧であり、Ｒ１１Ｒ２１Ｒ３
はそれぞれ抵抗Ｒｅａｒ Ｒ６２１Ｒｓ３の抵抗値とす
る。
ソれぞれトランジスタＱ６□のベース・エミッタ間電圧
、コレクタ・エミッタ間電圧であり、Ｒ１１Ｒ２１Ｒ３
はそれぞれ抵抗Ｒｅａｒ Ｒ６２１Ｒｓ３の抵抗値とす
る。
入力ＶＩＮを除々ニ高＜ Ｌ テＶ＋ｗ ＞ Ｖｔｚ
＋ Ｙｅｔ−＋（ＶＢＥ６゜１はトランジスタＣＬ＋の
オン時のベース・エミッタ間電圧）となった時、トラン
ジスタＱ６１はＯＦＦからＯＮに、逆にトランジスタＱ
６□はＯＮからＯＦＦに状態が反転する。この状態の反
転は、エミッタ抵抗Ｒｓｓを介して正帰還により行なわ
れるため、急速になされる。
＋ Ｙｅｔ−＋（ＶＢＥ６゜１はトランジスタＣＬ＋の
オン時のベース・エミッタ間電圧）となった時、トラン
ジスタＱ６１はＯＦＦからＯＮに、逆にトランジスタＱ
６□はＯＮからＯＦＦに状態が反転する。この状態の反
転は、エミッタ抵抗Ｒｓｓを介して正帰還により行なわ
れるため、急速になされる。
次にトランジスタＱ６１がＯＮ、）ランンスタＱ６２が
ＯＦＦの時の共通エミッタ電位ＶＥＩは、トランジスタ
Ｑｌｌ＋のベース電流を無視すれば、（Ｖｃｇ置）ラン
ジスタＱ８１のコレクタ・エミッタ間電圧） 入力ＶＩＮを除々に低くして状態が反転するのは、同様
にエミッタ抵抗Ｒａ３を介しての正帰還によりなされる
。
ＯＦＦの時の共通エミッタ電位ＶＥＩは、トランジスタ
Ｑｌｌ＋のベース電流を無視すれば、（Ｖｃｇ置）ラン
ジスタＱ８１のコレクタ・エミッタ間電圧） 入力ＶＩＮを除々に低くして状態が反転するのは、同様
にエミッタ抵抗Ｒａ３を介しての正帰還によりなされる
。
上述した従来のシュミット・トリガ回路は、通常一方の
トランジスタを飽和させた状態で使用するため、正帰還
動作としているにもかかわらず、そのスイッチング速度
には高速性が期待できず、また、ヒステリシス幅はＶＢ
Ｅ。。の値により決定される。しかしながら、一般には
ＶＢＨの値は安定と考えられているが、電源電圧１．０
ｖ程度の低電圧においては数１０ｍＶのｖＢｘの変動は
必ずしも無視できるものとはならず、特に温度依存性も
電源電圧に比して高く、従って、ヒステリシス幅が安定
に実現できないという欠点があった。
トランジスタを飽和させた状態で使用するため、正帰還
動作としているにもかかわらず、そのスイッチング速度
には高速性が期待できず、また、ヒステリシス幅はＶＢ
Ｅ。。の値により決定される。しかしながら、一般には
ＶＢＨの値は安定と考えられているが、電源電圧１．０
ｖ程度の低電圧においては数１０ｍＶのｖＢｘの変動は
必ずしも無視できるものとはならず、特に温度依存性も
電源電圧に比して高く、従って、ヒステリシス幅が安定
に実現できないという欠点があった。
本発明のシュミット・トリガ回路は、縦続接続されたＮ
個（Ｎ２２の整数）の差動対を構成する２Ｎ個のトラン
ジスタと、前記差動対の最終段において、差動対を構成
する２個のトランジスタの一方のコレクタに一端が接続
された第１の抵抗と、前記最終段において差動対を構成
する他方のトランジスタのコレクタと前記第１の抵抗の
他端とを直流的に接続する手段と、前記第１の抵抗の前
記他端に一端が接続され、他端が電源に接続された第２
の抵抗と、前記差動対の最終段の出力から入力に正帰還
をなすように接続された帰還ループを有している、 すなわち、本発明は、非飽和型の回路構成として高速性
を増し、コレクタ抵抗を帰還抵抗とする事でヒステリシ
ス幅の安定性を増している。
個（Ｎ２２の整数）の差動対を構成する２Ｎ個のトラン
ジスタと、前記差動対の最終段において、差動対を構成
する２個のトランジスタの一方のコレクタに一端が接続
された第１の抵抗と、前記最終段において差動対を構成
する他方のトランジスタのコレクタと前記第１の抵抗の
他端とを直流的に接続する手段と、前記第１の抵抗の前
記他端に一端が接続され、他端が電源に接続された第２
の抵抗と、前記差動対の最終段の出力から入力に正帰還
をなすように接続された帰還ループを有している、 すなわち、本発明は、非飽和型の回路構成として高速性
を増し、コレクタ抵抗を帰還抵抗とする事でヒステリシ
ス幅の安定性を増している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。エミッタが
共通に定電流電源ＩＱに接続されたトランジスタＱｌｌ
Ｉ Ｑ＋□の一方のトランジスタＱｌｌのベースに入力
端子ｖｘＮを接続し、そのコレクタを他方のトランジス
タＱ１２のベースおよび出力端子Ｖ ｏｕＴに接続して
いる。トランジスタＱｌｌのコレクタは抵抗Ｒ，，，Ｒ
Ｈを介して定電圧電源Ｖ。０に接続され、トランジスタ
Ｑ１２のコレクタはこれら抵抗Ｒ１１とＲ１□との接続
点に接続されている。
共通に定電流電源ＩＱに接続されたトランジスタＱｌｌ
Ｉ Ｑ＋□の一方のトランジスタＱｌｌのベースに入力
端子ｖｘＮを接続し、そのコレクタを他方のトランジス
タＱ１２のベースおよび出力端子Ｖ ｏｕＴに接続して
いる。トランジスタＱｌｌのコレクタは抵抗Ｒ，，，Ｒ
Ｈを介して定電圧電源Ｖ。０に接続され、トランジスタ
Ｑ１２のコレクタはこれら抵抗Ｒ１１とＲ１□との接続
点に接続されている。
ここで、入力端子ｖｒＮはトランジスタＱ１１のベース
に接続されているが、初期状態として、トランジスタＱ
ｌｌはＯＦＦ、これにエミッタが共通に接続され差動対
をなすトランジスタＱ１□はＯＮとなっている状態を考
える。本回路は定電流電源ＩＱによりバイアスされてい
るから、トランジスタＱ１□のベース電位ＶＢ２１は ■Ｂ□１≠■。。−Ｉｑ”Ｒ１２・・・・・・（３）（
Ｖｃｃ：定電圧電源Ｖ。０の電圧値、Ｉ（１：定電流電
源ＩＱの電流値、Ｒ１□；抵抗Ｒ１２の抵抗値） となり、入力電圧Ｖ ｒＮ＜ Ｖ！＋２１の場合、トラ
ンジスタＱｌｌはＯＦＦ’、）ランジスタＱ１２はＯＮ
の状態は変わらない。入力電圧ｖｒＮが除々に上昇して
、ＶＩＮ＝ＶＥ１２１”時、トランジスタＱ１０．Ｑ１
２はいずれもＯＮとなり、その際抵抗Ｒ１１１Ｒ１□を
介して差動対の一方の入力であるトランジスタＱ２１の
ベースに正帰還がかかり、状態は急速に反転して、１よ トランジスタＱｌｌはＯＮに、トランジスタＱ ｌ ２
！１１ＯＦＦになる。この時、トランジスタＱ１□の
ベース電位Ｖ Ｂ ２２は ＶＢ２２”−ＶＣＣＩ ｑ（Ｒ１１＋Ｒ１２）
”・・”（４）（Ｒ＋＋：抵抗Ｒ１１の抵抗値） となる。以降Ｖ ＩＮ ＞ Ｖ Ｂ□２であれば、この
状態を保接し、逆に入力電圧ｖ１Ｎが下降していって、
Ｖ”ｆＮ・” Ｖ Ｂ□２となると、前述と反対にトラ
ンジスタＱ１□のベースへの正帰還により状態が反転す
る。（３）、 （４）式よりＶＢ□、＞ＶＢ□２である
から、本回路の入・出力特性は、おおよそ、第２図に示
すようなヒステリシス特性を示し、シュミット・トリガ
回路が実現できる。
に接続されているが、初期状態として、トランジスタＱ
ｌｌはＯＦＦ、これにエミッタが共通に接続され差動対
をなすトランジスタＱ１□はＯＮとなっている状態を考
える。本回路は定電流電源ＩＱによりバイアスされてい
るから、トランジスタＱ１□のベース電位ＶＢ２１は ■Ｂ□１≠■。。−Ｉｑ”Ｒ１２・・・・・・（３）（
Ｖｃｃ：定電圧電源Ｖ。０の電圧値、Ｉ（１：定電流電
源ＩＱの電流値、Ｒ１□；抵抗Ｒ１２の抵抗値） となり、入力電圧Ｖ ｒＮ＜ Ｖ！＋２１の場合、トラ
ンジスタＱｌｌはＯＦＦ’、）ランジスタＱ１２はＯＮ
の状態は変わらない。入力電圧ｖｒＮが除々に上昇して
、ＶＩＮ＝ＶＥ１２１”時、トランジスタＱ１０．Ｑ１
２はいずれもＯＮとなり、その際抵抗Ｒ１１１Ｒ１□を
介して差動対の一方の入力であるトランジスタＱ２１の
ベースに正帰還がかかり、状態は急速に反転して、１よ トランジスタＱｌｌはＯＮに、トランジスタＱ ｌ ２
！１１ＯＦＦになる。この時、トランジスタＱ１□の
ベース電位Ｖ Ｂ ２２は ＶＢ２２”−ＶＣＣＩ ｑ（Ｒ１１＋Ｒ１２）
”・・”（４）（Ｒ＋＋：抵抗Ｒ１１の抵抗値） となる。以降Ｖ ＩＮ ＞ Ｖ Ｂ□２であれば、この
状態を保接し、逆に入力電圧ｖ１Ｎが下降していって、
Ｖ”ｆＮ・” Ｖ Ｂ□２となると、前述と反対にトラ
ンジスタＱ１□のベースへの正帰還により状態が反転す
る。（３）、 （４）式よりＶＢ□、＞ＶＢ□２である
から、本回路の入・出力特性は、おおよそ、第２図に示
すようなヒステリシス特性を示し、シュミット・トリガ
回路が実現できる。
本回路は、基本的に差動アンプ構成であり、非飽和型の
回路となり、ＮＰＮ）ランジスタと抵抗で構成できるた
め、ｖｏ。＝ １．０ Ｖ程度の低電圧での動作が可能
であり、また高速動作が期待できる。
回路となり、ＮＰＮ）ランジスタと抵抗で構成できるた
め、ｖｏ。＝ １．０ Ｖ程度の低電圧での動作が可能
であり、また高速動作が期待できる。
さらにヒステリシス幅△■は
△Ｖ ” Ｖ Ｂ ２１ Ｖ ｓ□ｚ＝ＩｑＲ＋＋
・・・・・・（５）となるが、集積回路上で抵抗値
に反比例する定電流源を作る事はやさしく、一般的であ
るため、ヒステリシス幅△Ｖを一定に保つ事が容易な回
路構成である事が分る。
・・・・・・（５）となるが、集積回路上で抵抗値
に反比例する定電流源を作る事はやさしく、一般的であ
るため、ヒステリシス幅△Ｖを一定に保つ事が容易な回
路構成である事が分る。
ここまでの説明において、本シュミット・トリガ回路の
スレッシュホールド電圧はｖＢ２． Ｉ ＶＢ２２とし
てきたが、より正確なスレッシュホールド電圧Ｖ□ｌ、
Ｖ□２の値をここに示しておく。本回路の状態反転は前
述したように正帰還により行われるが、正帰還は帰還ル
ープのループ利得〉１の点で生じる。第３図（ａ）の様
にループ利得を求めるため、等測的にオープン・ループ
とすると、トランジスタＱｌ□のベースに基準となる電
圧Ｖｒｅｆのバイアスをかけた場合の入・出力特性はと
なり、ｌ ａ Ｖｏｖ？／ ａ ＶｒＮｌ ＞ １ ｔ
：オイ”Ｃ正帰還がおこる。これを図的にあられしたの
が第３図（ｂ）である。正帰還がおこるのは入出力特性
第３図（ｂ）の傾き〉ｌとなるＶｒｅｆ±ｄＶの領域で
ある事を示している。この様に実際に正帰還がおこって
、状態が反転するのは基準電圧Ｖ ｒ ｅ ｆよりｄＶ
だけずれるから、これにより、第１図回路の正確なヒス
テリシス特性は、第４図の様になる。ここでｄＶハａ
Ｖｏｕｒ／ ａ Ｖ ｎｉ＝ １の解である。
スレッシュホールド電圧はｖＢ２． Ｉ ＶＢ２２とし
てきたが、より正確なスレッシュホールド電圧Ｖ□ｌ、
Ｖ□２の値をここに示しておく。本回路の状態反転は前
述したように正帰還により行われるが、正帰還は帰還ル
ープのループ利得〉１の点で生じる。第３図（ａ）の様
にループ利得を求めるため、等測的にオープン・ループ
とすると、トランジスタＱｌ□のベースに基準となる電
圧Ｖｒｅｆのバイアスをかけた場合の入・出力特性はと
なり、ｌ ａ Ｖｏｖ？／ ａ ＶｒＮｌ ＞ １ ｔ
：オイ”Ｃ正帰還がおこる。これを図的にあられしたの
が第３図（ｂ）である。正帰還がおこるのは入出力特性
第３図（ｂ）の傾き〉ｌとなるＶｒｅｆ±ｄＶの領域で
ある事を示している。この様に実際に正帰還がおこって
、状態が反転するのは基準電圧Ｖ ｒ ｅ ｆよりｄＶ
だけずれるから、これにより、第１図回路の正確なヒス
テリシス特性は、第４図の様になる。ここでｄＶハａ
Ｖｏｕｒ／ ａ Ｖ ｎｉ＝ １の解である。
第５図は本発明の別の実施例の回路図である。
第１図の実施例においては、本発明の基本的な点を示す
ために最低限の構成とした。そのため、（１）アンプが
一段構成であるため、ループ利得が大きくとれず、やや
不安定となりやすい。（２）帰還抵抗Ｒ１２がそのまま
出力の負荷抵抗であるため、ヒステリシス幅の設定と出
力の論理振幅設定が独笠にはできない、という欠点があ
った。そこで第５図の実施例では、上記欠点を改善する
ため、（ｉ）帰還ループを構成する増幅段をトランジス
タＱ、。２゜Ｑ５゜、と抵抗Ｒｓｏ＋、Ｒ５゜２で構成
される差動アンプとトランジスタＱ、。５．Ｑ、。４．
Ｑ、。６と抵抗Ｒ６゜、。
ために最低限の構成とした。そのため、（１）アンプが
一段構成であるため、ループ利得が大きくとれず、やや
不安定となりやすい。（２）帰還抵抗Ｒ１２がそのまま
出力の負荷抵抗であるため、ヒステリシス幅の設定と出
力の論理振幅設定が独笠にはできない、という欠点があ
った。そこで第５図の実施例では、上記欠点を改善する
ため、（ｉ）帰還ループを構成する増幅段をトランジス
タＱ、。２゜Ｑ５゜、と抵抗Ｒｓｏ＋、Ｒ５゜２で構成
される差動アンプとトランジスタＱ、。５．Ｑ、。４．
Ｑ、。６と抵抗Ｒ６゜、。
Ｒ５゜４．Ｒ３゜、とで構成される差動アンプとの２段
により構成し、（ｉｉ ）出力の論理振幅を合わせるた
め、トランジスタＱ ｓ ｏ ｓ ＊ Ｑ ｓ ｏ ａ
ｒ Ｑ ｓ ＋ ｏと抵抗Ｒｓｏａ＋Ｒ５゜アで構成
される出力段差動アンプを追加して、合計３段の差動ア
ンプによる構成としている。基本的な動作原理は、第１
図の実施例の説明と全く同様であるため、ここでの説明
は省略する。
により構成し、（ｉｉ ）出力の論理振幅を合わせるた
め、トランジスタＱ ｓ ｏ ｓ ＊ Ｑ ｓ ｏ ａ
ｒ Ｑ ｓ ＋ ｏと抵抗Ｒｓｏａ＋Ｒ５゜アで構成
される出力段差動アンプを追加して、合計３段の差動ア
ンプによる構成としている。基本的な動作原理は、第１
図の実施例の説明と全く同様であるため、ここでの説明
は省略する。
この実施例においては、上記の改善がなされた外、第１
図の実施例で示した様な低電圧動作、高速動作、ヒステ
リシス幅の安定性という特徴はそのまま有しており、実
用的な構成となっている。
図の実施例で示した様な低電圧動作、高速動作、ヒステ
リシス幅の安定性という特徴はそのまま有しており、実
用的な構成となっている。
以上説明したように、本発明は、抵抗負荷の単純な差動
増幅回路を基本構成として、正帰還回路を構成する事に
より、Ｖ ｃｃ ” １．０ Ｖ程度の低電源電圧でも
安定に動作し、高速な応答が期待でき、かつ、ヒステリ
シス幅を安定に制御しやすいシュミット・トリガ回路を
構成できる効果がある。
増幅回路を基本構成として、正帰還回路を構成する事に
より、Ｖ ｃｃ ” １．０ Ｖ程度の低電源電圧でも
安定に動作し、高速な応答が期待でき、かつ、ヒステリ
シス幅を安定に制御しやすいシュミット・トリガ回路を
構成できる効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例によるヒステリシス特性の概略を説明する図、
第３図（ａ）はループ利得を説明するための等価回路図
、第３図（ｂ）は同じくループ利得を説明するための特
性図、第４図は、本発明の一実施例による正確なヒステ
リシス特性を説明する図、第５図は本発明の他の実施例
の回路図、第６図は従来のシュミット・トリガ回路の回
路図である。 Ｑｌｌ・・・・・・トランジスタ、Ｑ１２・・・・・・
トランジスタ、Ｒ１１・・・・・・抵抗、Ｒ１２・・・
・・・抵抗、ＩＱ・・・・・・定電流電源、ｙ ｃｃ・
・・・・・定電圧電源、ＶＩＮ・・・・・・入力端子、
Ｖｏｕｒ・・・・・・出力端子、ＶＲｌＰ・・・・・・
基準定電圧源、Ｑ、。１゜Ｑ５０２１ Ｑ５０３１ Ｑ
５０４１ Ｑ５ｏｓ、 Ｑ５０６１ Ｑｓｏｔ＊ Ｑｓ
ｏｃ＋Ｑｓｏｅ＋ Ｑｓ＋ｏ＋ Ｑａ＋＋ Ｑｓｚ＋
ｑ、３＋・・＋＋・）ランジスタ、Ｒｓｏ＋・Ｒ５０２
・Ｒ５０３・Ｒ５０４・Ｒｓｏｓ・Ｒｓｏｇ＋Ｒ５０７
，Ｒ６１，Ｒ６２１Ｒ６３°°°°°°抵抗０代理人
弁理士 内 原 晋 躬１図 第４図 すく （〜 Ｓき
一実施例によるヒステリシス特性の概略を説明する図、
第３図（ａ）はループ利得を説明するための等価回路図
、第３図（ｂ）は同じくループ利得を説明するための特
性図、第４図は、本発明の一実施例による正確なヒステ
リシス特性を説明する図、第５図は本発明の他の実施例
の回路図、第６図は従来のシュミット・トリガ回路の回
路図である。 Ｑｌｌ・・・・・・トランジスタ、Ｑ１２・・・・・・
トランジスタ、Ｒ１１・・・・・・抵抗、Ｒ１２・・・
・・・抵抗、ＩＱ・・・・・・定電流電源、ｙ ｃｃ・
・・・・・定電圧電源、ＶＩＮ・・・・・・入力端子、
Ｖｏｕｒ・・・・・・出力端子、ＶＲｌＰ・・・・・・
基準定電圧源、Ｑ、。１゜Ｑ５０２１ Ｑ５０３１ Ｑ
５０４１ Ｑ５ｏｓ、 Ｑ５０６１ Ｑｓｏｔ＊ Ｑｓ
ｏｃ＋Ｑｓｏｅ＋ Ｑｓ＋ｏ＋ Ｑａ＋＋ Ｑｓｚ＋
ｑ、３＋・・＋＋・）ランジスタ、Ｒｓｏ＋・Ｒ５０２
・Ｒ５０３・Ｒ５０４・Ｒｓｏｓ・Ｒｓｏｇ＋Ｒ５０７
，Ｒ６１，Ｒ６２１Ｒ６３°°°°°°抵抗０代理人
弁理士 内 原 晋 躬１図 第４図 すく （〜 Ｓき
Claims (1)
- 縦続接続されたＮ個（Ｎ≧１の整数）の差動対を構成す
る２Ｎ個のトランジスタと、前記差動対の最終段におい
て、差動対を構成する２個のトランジスタの一方のコレ
クタに一端が接続された第１の抵抗と、前記最終段にお
いて差動対を構成する他方のトランジスタのコレクタと
前記第１の抵抗の他端とを接続する手段と、前記第１の
抵抗の前記他端に一方の端子が接続され他方の端子が電
源に接続された第２の抵抗と、前記差動対の最終段の出
力からの入力に正帰還をなすように接続された帰還ルー
プとを有する事を特徴とするシュミット・トリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055191A JP2578886B2 (ja) | 1988-03-08 | 1988-03-08 | シュミット・トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055191A JP2578886B2 (ja) | 1988-03-08 | 1988-03-08 | シュミット・トリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228208A true JPH01228208A (ja) | 1989-09-12 |
| JP2578886B2 JP2578886B2 (ja) | 1997-02-05 |
Family
ID=12991803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055191A Expired - Lifetime JP2578886B2 (ja) | 1988-03-08 | 1988-03-08 | シュミット・トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578886B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437760B1 (ko) * | 2001-04-03 | 2004-06-26 | 엘지전자 주식회사 | 수광 소자의 안정화 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6021410B2 (ja) * | 2012-04-26 | 2016-11-09 | ソニーセミコンダクタソリューションズ株式会社 | 発振器、発振方法、イメージセンサ、及び、撮像装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969057A (ja) * | 1972-11-08 | 1974-07-04 |
-
1988
- 1988-03-08 JP JP63055191A patent/JP2578886B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969057A (ja) * | 1972-11-08 | 1974-07-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437760B1 (ko) * | 2001-04-03 | 2004-06-26 | 엘지전자 주식회사 | 수광 소자의 안정화 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578886B2 (ja) | 1997-02-05 |
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