JPH05218767A - 可変利得増幅回路 - Google Patents

Abstract

(57)【要約】 【目的】 自動利得制御回路に用いられる可変利得増幅
回路において、回路を構成するために必要となる素子が
少数でよく、かつ、消費電力が少なく、利得の変動によ
る出力の直流成分の変動が生じない可変利得増幅回路を
提供する。 【構成】 トランジスタＱ1，Ｑ2及び定電流源Ｉ1で構
成される差動増幅回路には、入力信号Ｖi1が入力され
る。トランジスタＱ3，Ｑ6のベースには、制御電圧Ｖa1
が印加され、トランジスタＱ4，Ｑ5のベースには、制御
電圧Ｖa2が印加される。トランジスタＱ4，Ｑ5のコレク
タは、トランジスタＱ7，Ｑ8の共通に接続されているエ
ミッタに更に共通に接続されている。トランジスタＱ
7，Ｑ8のベースは、共通に定電圧源Ｖ2が印加され、ト
ランジスタＱ7，Ｑ8のコレクタは、夫々負荷抵抗Ｒ1，
Ｒ2に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変利得増幅回路に関
し、特に、自動利得制御回路に用いられる可変利得増幅
回路に関する。

【０００２】

【従来の技術】従来の可変利得増幅回路としては、図２
に示すような可変利得増幅回路が知られている。図２に
示すように、従来の可変利得増幅回路では、トランジス
タＱ9〜Ｑ14、負荷抵抗Ｒ3，Ｒ4及び定電流源Ｉ2で構成
される双差動形式の回路が一般的に用いられている。

【０００３】次に、上述の如く構成された図２に示す従
来の可変利得増幅回路の動作について説明する。入力信
号ｖi2は、バイアス電圧Ｖ3を重畳して、トランジスタ
Ｑ9，Ｑ10で構成される差動増幅回路に入力される。ト
ランジスタＱ10におけるコレクタ電流ｉ10は、下記数式
１で表わされる。

【０００４】

【数１】ｉ10＝Ｉ2／(１＋exp(ｖi2／ＶT)) 但し、ＶTは、トランジスタのサーマル電圧である。

【０００５】次に、トランジスタＱ14におけるコレクタ
電流ｉ14を求める。トランジスタＱ14のベース電位をＶ
b1，トランジスタＱ13のベース電位をＶb2とすると、ト
ランジスタＱ14におけるコレクタ電流ｉ14は、下記数式
２で表わされる。

【０００６】

【数２】ｉ14＝ｉ10／(１＋exp((Ｖb2−Ｖb1)／ＶT)) この数式２を数式１に代入すると、トランジスタＱ14に
おけるコレクタ電流ｉ14は、下記数式３で表わされる。

【０００７】

【数３】 ｉ14＝{Ｉ2／(１＋exp((Ｖb2−Ｖb1)／ＶT))}／(１＋exp(ｖi2／ＶT)) また、入力信号ｖi2がＶTに対して十分小さいときに
は、数式１は、下記数式４で近似できる。

【０００８】

【数４】ｉ10＝ｇｍ×ｖi2＋Ｉ2／２ ここで、ｇｍは、トランジスタＱ9，Ｑ10の相互コンダ
クタンスである。

【０００９】従って、図２に示す可変利得増幅回路の出
力電圧Ｖoは、下記数式５で表わされる。

【００１０】

【数５】 Ｖo＝ＲL×ｉ14 ＝{ＲL／(１＋exp((Ｖb2−Ｖb1)／ＶT))}×(ｇｍ×ｖi2＋Ｉ2／２) ここで、ＲLは、可変利得増幅回路の出力に対する負荷
抵抗である。更に、数式５は、下記数式６で表わされ
る。

【００１１】

【数６】 Ｖo＝ＲL×ｇｍ×ｖi2／(１＋exp((Ｖb2−Ｖb1)／ＶT)) ＋ＲL×Ｉo／２(１＋exp((Ｖb2−Ｖb1)／ＶT)) ここで、Ｉoは、図２に示す可変利得増幅回路の出力電
流である。数式６において、出力電圧Ｖoの交流成分ｖo
は、下記数式７で表わされる。

【００１２】

【数７】 ｖo＝ＲL×ｇｍ×ｖi2／(１＋exp((Ｖb2−Ｖb1)／ＶT)) 従って、図２に示す可変利得増幅回路の利得Ａは、下記
数式８で表わされる。

【００１３】

【数８】 Ａ＝ＲL×ｇｍ／(１＋exp((Ｖb2−Ｖb1)／ＶT)) この数式８より、図２に示す可変利得増幅回路の利得Ａ
は、(Ｖb2−Ｖb1)を変化させることによって制御できる
ことがわかる。

【００１４】また、出力電圧Ｖoの直流成分Ｖo’は、下
記数式９で表わされる。

【００１５】

【数９】 Ｖo’＝ＲL×(Ｉo／２)／(１＋exp((Ｖb2−Ｖb1)／ＶT))

【００１６】数式９より出力電圧Ｖoの直流成分Ｖo’
も、(Ｖb2−Ｖb1)の変化に伴って変化することがわか
る。図３は、上述の直流成分Ｖo’の変化を防ぐために
考えられた従来の可変利得増幅回路の他の例を示す回路
図である。図３に示す可変利得増幅回路は、図２で示し
た双差動形式の可変利得増幅回路に、可変利得増幅回路
の負荷を共通とした２つの差動増幅回路を付加したもの
である。

【００１７】次に、上述の如く構成された図３に示す従
来の可変利得増幅回路の動作について説明する。入力信
号Ｖi3は、バイアス電圧Ｖ4を重畳して、トランジスタ
Ｑ15，Ｑ16及び定電流源Ｉ3で構成される差動増幅回路
に入力される。ここで、トランジスタＱ16におけるコレ
クタ電流ｉ16は、下記数式１０で表わされる。

【００１８】

【数１０】ｉ16＝Ｉ3／(１＋exp(ｖi3／ＶT)) 次に、トランジスタＱ20におけるコレクタ電流ｉ20を求
める。トランジスタＱ19のベース電位をＶc2，トランジ
スタＱ20のベース電位をＶc1とすると、コレクタ電流ｉ
20は、下記数式１１で表わされる。

【００１９】

【数１１】ｉ20＝ｉ16／(１＋exp((Ｖc2−Ｖc1)／ＶT)) この数式１１を数式１０に代入すると、トランジスタＱ
20におけるコレクタ電流ｉ20は、下記数式１２で表わさ
れる。

【００２０】

【数１２】 ｉ20＝{Ｉ3／(１＋exp((Ｖc2−Ｖc1)／ＶT))}／(１＋exp(ｖi3／ＶT)) また、入力信号Ｖi3がＶTに対して十分小さいときに
は、数式１０は、下記数式１３で近似できる。

【００２１】

【数１３】ｉ16＝ｇｍ×ｖi3＋Ｉ3／２ ここで、ｇｍは、トランジスタＱ15，Ｑ16の相互コンダ
クタンスである。

【００２２】一方、トランジスタＱ22，Ｑ21及び定電流
源Ｉ5で構成される差動増幅回路にも、上述と同様に、
Ｖc1及びＶc2が入力されることにより、トランジスタＱ
22におけるコレクタ電流ｉ22は、下記数式１４で表わさ
れる。

【００２３】

【数１４】ｉ22＝Ｉ5／(１＋exp((Ｖc1−Ｖc2)／ＶT)) トランジスタＱ22，Ｑ21で構成される差動増幅回路と本
可変利得増幅回路とは、負荷抵抗Ｒ5，Ｒ6を共通に接続
しているため、負荷抵抗Ｒ6を流れる電流ｉ6は、トラン
ジスタＱ20のコレクタ電流ｉ20とトランジスタＱ22のコ
レクタ電流ｉ22との和になる。

【００２４】従って、図３に示す可変利得増幅回路の出
力電圧Ｖoは、下記数式１５で表わされる。

【００２５】

【数１５】 Ｖo＝(ｉ22＋ｉ20)ＲL ＝{(ｇｍ×ｖi3＋Ｉ3／２)／(１＋exp((Ｖc2−Ｖc1)／ＶT)) ＋Ｉ5／(１＋exp((Ｖc1−Ｖc2)／ＶT))}×ＲL ＝{ＲL×ｇｍ×ｖi3／(１＋exp((Ｖc2−Ｖc1)／ＶT))} ＋{(Ｉ3／２)／(１＋exp((Ｖc2−Ｖc1)／ＶT)) ＋Ｉ5／(１＋exp((Ｖc1−Ｖc2)／ＶT))}×ＲL ここで、Ｉ2／２＝Ｉ5とすると、図３に示す可変利得増
幅回路の出力電圧Ｖoは、下記数式１６で表わされる。

【００２６】

【数１６】 Ｖo＝ＲL×ｇｍ×ｖi3／(１＋exp((Ｖc2−Ｖc1)／ＶT))＋(Ｉ3／２)×ＲL また、数式１５における出力電圧Ｖoの交流成分ｖoは、
下記数式１７で表わされる。

【００２７】

【数１７】 ｖo＝ＲL×ｇｍ×ｖi3／(１＋exp((Ｖc2−Ｖc1)／ＶT)) 従って、図３に示す可変利得増幅回路の利得Ａは、下記
数式１８で表わされる。

【００２８】

【数１８】 Ａ＝ＲL×ｇｍ／(１＋exp((Ｖc2−Ｖc1)／ＶT)) この数式１８より、図３に示す可変利得増幅回路の利得
Ａは、(Ｖc2−Ｖc1)を変化させることによって制御でき
ることがわかる。

【００２９】また、図３に示す可変利得増幅回路の出力
電圧Ｖoの直流成分Ｖo’は、下記数式1９で表わされ
る。

【数1９】Ｖo’＝ＲL×(Ｉ3／２) この数式１９より、図３に示す可変利得増幅回路の出力
電圧Ｖoの直流成分Ｖo’は、(Ｖc2−Ｖc1)が変化しても
その影響を受けず一定電圧を保つことがわかる。

【００３０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の可変利得増幅回路では、図２に示した可変利得
増幅回路における出力の直流成分Ｖo’は、数式９で示
したように利得の制御電圧(Ｖb2−Ｖb1)の変化に伴って
変化してしまう。そして、例えば上述した従来の可変利
得増幅回路を自動利得制御回路として用いた場合は、そ
の可変利得増幅回路の出力の直流成分Ｖo’は、最大利
得時、即ち(Ｖc2−Ｖc1)＜＜−ＶTのときにおいては、
下記数式２０で表わされる。

【００３１】

【数２０】Ｖo’≒ＲL×(Ｉo／２) また、その可変利得増幅回路の出力の直流成分Ｖo’
は、最小利得時、即ち(Ｖc2−Ｖc1)＞＞ＶTのときにお
いては、下記数式２１で表わされる。

【００３２】

【数２１】Ｖo’≒０

【００３３】従って、上述した従来の可変利得増幅回路
の出力の直流成分Ｖo’は、０〜ＲL×(Ｉo／２)までの
範囲において変動することを見込む必要がある。このこ
とは、次段の回路が直流電圧信号を直接的に入力しなけ
ればならない回路である場合には、その回路におけるバ
イアス電圧の設定に大きな制約を受けるという問題点と
なる。

【００３４】この問題点を解決するために、図３に示す
ように、図２に示す可変利得増幅回路に差動増幅回路を
２組付加した回路が考えられている。しかし、この従来
の回路は、可変利得増幅回路における定電流源の電流値
と同じ電流を差動増幅回路に流す必要があるため、消費
電力が大きくなるという問題点と、回路を構成するため
の素子が多数必要となるという問題点がある。

【００３５】本発明はかかる問題点に鑑みてなされたも
のであって、回路を構成するために必要である素子が少
数でよく、かつ、消費電力が少なく利得の変動による出
力の直流成分の変動が生じない可変利得増幅回路を提供
することを目的とする。

【００３６】

【課題を解決するための手段】本発明に係る可変利得増
幅回路は、対称的に接続された第１及び第２のトランジ
スタを有する第１の差動増幅回路と、この第１の差動増
幅回路における第１の出力部に接続され更に対称的に接
続された第３及び第４のトランジスタを有する第２の差
動増幅回路と、前記第１の差動増幅回路における第２の
出力部に接続され更に対称的に接続された第５及び第６
のトランジスタを有する第３の差動増幅回路と、前記第
２及び第３の差動増幅回路における第１の出力部に共通
に接続されたエミッタと共通バイアスされたベースと第
１及び第２の負荷抵抗の双方に接続されたコレクタとを
夫々有する第７及び第８のトランジスタとを有し、前記
第３及び第５のトランジスタの各ベースは相互に接続さ
れて本回路における第１の利得を制御する電圧を入力
し、前記第４及び第６のトランジスタの各ベースは相互
に接続されて本回路における第２の利得を制御する電圧
を入力することを特徴とする。

【００３７】

【作用】本発明に係る可変利得増幅回路においては、第
３，第５のトランジスタ及び第４，第６のトランジスタ
におけるベースに印加する電圧を変化させて本可変利得
増幅回路の利得を変動させても、負荷抵抗に流れる電流
の直流成分は、共通バイアスされたベースを夫々有する
第７及び第８のトランジスタの定電圧源作用等により一
定値を保つ。従って、出力電圧の直流成分は、利得を変
動させても一定値を保つことができる。更に、本発明に
係る可変利得増幅回路は、差動増幅回路等を付加せずに
出力電圧の直流成分を一定値に保つことができるため、
回路を構成する素子が少数でよく、かつ、消費電力が少
ない可変利得増幅回路とすることができる。

【００３８】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００３９】図１は、本発明の実施例に係る可変利得増
幅回路を示す回路図である。図１に示すように、本実施
例に係る可変利得増幅回路において、トランジスタＱ
1，Ｑ2及び定電流源Ｉ1で構成される差動増幅回路に
は、入力信号ｖi1がバイアス電圧Ｖ1を重畳して入力さ
れる。トランジスタＱ3，Ｑ4の共通エミッタは、トラン
ジスタＱ1のコレクタに接続され、トランジスタＱ5，Ｑ
6の共通エミッタは、トランジスタＱ2のコレクタに接続
されている。トランジスタＱ3，Ｑ6のベースは、共通に
接続されて本実施例に係る可変利得増幅回路の制御電圧
Ｖa1が印加され、トランジスタＱ4，Ｑ5のベースは、共
通に接続されて本実施例に係る可変利得増幅回路の制御
電圧Ｖa2が印加される。トランジスタＱ3，Ｑ6のコレク
タは、本実施例に係る可変利得増幅回路の負荷抵抗Ｒ
1，Ｒ2に夫々接続され、トランジスタＱ4，Ｑ5のコレク
タは、トランジスタＱ7，Ｑ8の共通に接続されているエ
ミッタに更に共通に接続されている。また、トランジス
タＱ7，Ｑ8のベースは、共通に定電圧源Ｖ2が印加さ
れ、トランジスタＱ7，Ｑ8のコレクタは、夫々負荷抵抗
Ｒ1，Ｒ2に接続されている。

【００４０】次に、上述の如く構成された本実施例に係
る可変利得増幅回路の動作について説明する。トランジ
スタＱ1，Ｑ2のコレクタ電流ｉ1，ｉ2は、夫々下記数式
２２，数式２３で表わされる。

【００４１】

【数２２】ｉ1＝Ｉ1／(１＋exp(−ｖi1／ＶT))

【００４２】

【数２３】ｉ2＝Ｉ1／(１＋exp(ｖi1／ＶT)) ここで、ＶTは、トランジスタのサーマル電圧である。
次に、トランジスタＱ3，Ｑ4，Ｑ5，Ｑ6のコレクタ電流
ｉ3，ｉ4，ｉ5，ｉ6は、夫々下記数式２４〜数式２７で
表わされる。

【００４３】

【数２４】ｉ3＝ｉ1／(１＋exp((Ｖa2−Ｖa1)／ＶT))

【００４４】

【数２５】ｉ4＝ｉ1／(１＋exp((Ｖa1−Ｖa2)／ＶT))

【００４５】

【数２６】ｉ5＝ｉ2／(１＋exp((Ｖa1−Ｖa2)／ＶT))

【００４６】

【数２７】ｉ6＝ｉ2／(１＋exp((Ｖa2−Ｖa1)／ＶT)) 数式２４〜数式２７に数式２２，数式２３を代入する
と、コレクタ電流ｉ3，ｉ4，ｉ5，ｉ6は、夫々下記数式
２８〜数式３１で表わされる。

【００４７】

【数２８】 ｉ3＝{Ｉ1／(１＋exp((Ｖa2−Ｖa1)／ＶT))}／(１＋exp(−ｖi1／ＶT))

【００４８】

【数２９】 ｉ4＝{Ｉ1／(１＋exp((Ｖa1−Ｖa2)／ＶT))}／(１＋exp(−ｖi1／ＶT))

【００４９】

【数３０】 ｉ5＝{Ｉ1／(１＋exp((Ｖa1−Ｖa2)／ＶT))}／(１＋exp(ｖi1／ＶT))

【００５０】

【数３１】 ｉ6＝{Ｉ1／(１＋exp((Ｖa2−Ｖa1)／ＶT))}／(１＋exp(ｖi1／ＶT)) また、入力信号Ｖi1がＶTに対して十分小さいときに
は、数式２２及び数式２３は、夫々下記数式３２，数式
３３で近似できる。

【００５１】

【数３２】ｉ1＝−ｇｍ×ｖi1＋Ｉ1／２

【００５２】

【数３３】ｉ2＝ｇｍ×ｖi1＋Ｉ1／２ ここで、ｇｍは、トランジスタＱ1，Ｑ2の相互コンダク
タンスである。また、トランジスタＱ7，Ｑ8のコレクタ
電流ｉ7，ｉ8は、下記数式３４で表わされる。

【００５３】

【数３４】 ｉ7＝ｉ8 ＝(ｉ4＋ｉ5)／２ ＝{{Ｉ1／(１＋exp((Ｖa1−Ｖa2)／ＶT))}／(１＋exp(−ｖi1／ＶT)) ＋{Ｉ1／(１＋exp((Ｖa1−Ｖa2)／ＶT))}／(１＋exp(ｖi1／ＶT))} ／２ ＝(Ｉ1／２)／(１＋exp((Ｖa1−Ｖa2)／ＶT))

【００５４】従って、本実施例に係る可変利得増幅回路
の出力電圧Ｖo1，Ｖo2は、負荷抵抗Ｒ1，Ｒ2に流れる電
流が夫々ｉ3＋ｉ7及びｉ6＋ｉ8となるため、夫々下記数
式３５，数式３６で表わされる。

【００５５】

【数３５】 Ｖo1＝{(ｇｍ×ｖi1＋Ｉ1／２)／(１＋exp((Ｖa2−Ｖa1)／ＶT)) ＋(Ｉ1／２)／(１＋exp((Ｖa1−Ｖa2)／ＶT))}×Ｒ1

【００５６】

【数３６】 Ｖo2＝{(−ｇｍ×ｖi1＋Ｉ1／２)／(１＋exp((Ｖa2−Ｖa1)／ＶT)) ＋(Ｉ1／２)／(１＋exp((Ｖa1−Ｖa2)／ＶT))}×Ｒ2 数式３５及び数式３６を整理すると、夫々下記数式３７
及び数式３８で表わされる。

【００５７】

【数３７】 Ｖo1＝Ｉ1×Ｒ1／２ ＋ｖi1×ＲL×ｇｍ／(１＋exp((Ｖa2−Ｖa1)／ＶT))

【００５８】

【数３８】 Ｖo2＝Ｉ1×Ｒ1／２ ＋(−ｖi1)×ＲL×ｇｍ)／(１＋exp((Ｖa2−Ｖa1)／ＶT)) 従って、本実施例に係る可変利得増幅回路の利得Ａは、
下記数式３９で表わされる。

【００５９】

【数３９】 Ａ＝ＲL×ｇｍ／(１＋exp((Ｖa2−Ｖa1)／ＶT)) この数式３９より、本実施例に係る可変利得増幅回路の
利得Ａは、制御電圧(Ｖa2−Ｖa1)を変化させることによ
って制御できることがわかる。

【００６０】以上により、本実施例に係る可変利得増幅
回路の出力電圧の直流成分は、制御電圧(Ｖa2−Ｖa1)が
変化してもその影響を受けず一定電圧を保つことができ
る。従って、本実施例に係る可変利得増幅回路の出力電
圧の直流成分は、利得を変動させても一定電圧を保つこ
とができる。

【００６１】

【発明の効果】以上説明したように本発明に係る可変利
得増幅回路によれば、利得を変動させても負荷抵抗に流
れる電流の直流成分は一定値を保つため、出力電圧の直
流成分は、利得を変動させても一定値を保つことができ
る。更に、本発明に係る可変利得増幅回路は、差動増幅
回路等を付加せずに出力電圧の直流成分を一定値に保つ
ことができるため、回路を構成する素子が少数でよく、
かつ、消費電力が少ない可変利得増幅回路とすることが
できる。従って、本発明に係る可変利得増幅回路を自動
利得制御回路に用いた場合は、次段の回路が直流電圧信
号を直接的に入力しなければならない回路であっても、
その回路におけるバイアス電圧の設定が容易にできる。

【図面の簡単な説明】

【図１】本発明の実施例に係る可変利得増幅回路を示す
回路図である。

【図２】従来の可変利得増幅回路の一例を示す回路図で
ある。

【図３】従来の可変利得増幅回路の他の例を示す回路図
である。

【符号の説明】

Ｉ1 ；定電流源 Ｑ1，Ｑ2，Ｑ3，Ｑ4，Ｑ5，Ｑ6 ；トランジスタ Ｒ1，Ｒ2 ；抵抗 Ｖ1，Ｖ2， ；バイアス電圧

Claims (1)

【特許請求の範囲】
1. 【請求項１】 対称的に接続された第１及び第２のトラ
   ンジスタを有する第１の差動増幅回路と、この第１の差
   動増幅回路における第１の出力部に接続され更に対称的
   に接続された第３及び第４のトランジスタを有する第２
   の差動増幅回路と、前記第１の差動増幅回路における第
   ２の出力部に接続され更に対称的に接続された第５及び
   第６のトランジスタを有する第３の差動増幅回路と、前
   記第２及び第３の差動増幅回路における第１の出力部に
   共通に接続されたエミッタと共通バイアスされたベース
   と第１及び第２の負荷抵抗の双方に接続されたコレクタ
   とを夫々有する第７及び第８のトランジスタとを有し、
   前記第３及び第５のトランジスタの各ベースは相互に接
   続されて本回路における第１の利得を制御する電圧を入
   力し、前記第４及び第６のトランジスタの各ベースは相
   互に接続されて本回路における第２の利得を制御する電
   圧を入力することを特徴とする可変利得増幅回路。