JPH01228244A - 割込み処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一つのデータバスに複数の直列並列データ変換
手段が接続される回線制御装置に利用する。本発明は直
列並列データ変換手段が送出する割込み信号の伝達方式
に関する。

〔概要〕

本発明は一つのデータバスに複数の直列並列データ変換
手段が接続された回線制御装置の割込み信号処理方式に
おいて、 直列並列データ変換手段が送出する割込み信号をデータ
バス上に送出させ、回線制御手段が全割込み信号を一括
して認識することにより、直列並列データ変換手段の選
択時間中に回線制御手段がアイドルとなることを防ぎ、
無駄な時間をな（して回線処理能力の向上をはかるよう
にしたものである。

〔従来の技術〕

従来、この種の割込み処理は、各直列並列データ変換手
段が一つずつ選択され、選択された直列並列データ変換
手段がすべての直列並列データ変換手段に接続されてい
る１本の割込み信号線を駆動していた。

〔発明が解決しようとする問題点〕

上述した従来の割込み処理では、割込み信号を送出して
いない直列並列データ変換手段に対しても選択が行われ
、その選択中は他の割込み処理が待たされる欠点があっ
た。

本発明はこのような欠点を除去するもので、直列並列デ
ータ変換手段の選択時間中に回線制御手段がアイドルと
なることを防ぎ、回線処理能力の向上をはかることがで
きる方式を提供することを目的とする。

〔問題点を解決するための手段〕 本発明は、データバスと、このデータバスに共通に接続
された複数（ｎ個）の直列並列データ変換部および回線
制御部とを備え、上記直列並列データ変換部は、送受信
すべきデータを保有する状態になったときに上記バスに
割込み信号を送出する手段を備え、上記回線制御部はこ
の割込み信号を走査により検出して割込み処理を実行す
る手段を備えた割込み処理方式において、各直列並列デ
ータ変換部に対応して設けられ、上記バスの各割込み信
号によりセットされ個別にリセットされるｎ個の割込み
記憶部と、このｎ個の割込み記憶部のセット出力の論理
和をとる論理和回路と、この論理和回路の出力が上記回
線制御部の割込み入力に接続されたことを特徴とする。

〔作用〕

回線制御部が直列並列データ変換手段からの割込み信号
を受信すると、割込み信号受は付は準備完了時にデータ
バスが割込み信号送出モードであることを表す信号を制
御バスに送出する。

直列並列データ変換手段は制御バスを監視していて、上
記の割込み信号送出モード信号を検出し、データバス上
のあらかじめ定められたビット位置に割込み信号を送出
する。

割込み制御部がこのデータバス上に送出された割込み信
号の内容を保持し、一つ以上の割込み信号があると回線
制御部に論理“ｌ”を通知する。

回線制御部がこれを検出し、割込み制御部に保持されて
いる割込み情報を読出して割込みを起こしている直列並
列データ変換手段を識別し、送信データの書込み、また
は受信データの続出・し処理を行い、割込み制御部内の
該当する割込み記憶部をクリアする。

このようにして、回線制御部のアイドルを防ぎ、回線処
理能力を向上させることができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図、第２図
は本発明実施例における割込み制御部の構成を示すブロ
ック図である。

本発明実施例は、データバス４と、このデータバス４お
よび制御バス５に共通に接続された複数の直列並列デー
タ変換部３−１〜３−ｎ１プロセツサ０に接続された回
線制御部ｌおよび割込み制御部２とを備える。

直列並列データ変換部３−１〜３−ｎは、送受信すべき
データを保有する状態になったときにデータバス４に割
込み信号を送出する手段を備え、回線制御部１は、この
割込み信号を走査により検出して割込み処理を実行する
手段を備える。

また、割込み制御部２には、各直列並列データ変換部３
−１〜３−ｎに対応して設けられ、データバス４の各割
込み信号によりセットされ個別にリセットされる割込み
記憶部２１−１〜２１−ｎと、この割込み記憶部２１−
１〜２１−ｎのセット出力の論理和をとる論理和回路２
０とを含み、この論理和回路の出力が回線制御部１の割
込み入力に接続される。

このように構成された本発明実施例の動作を詳細に説明
する。複数の直列並列データ変換！３−１〜３−ｎは図
外のモデムなどにそれぞれ接続され直列データの送受信
を行い、送信時には内部の送信データが一定量以下にな
ったときに割込み信号を発生し、受信時にはその内部に
一定量の受信データが蓄積されたときに割込み信号を発
生する。

回線制御部１は、これらの割込み信号を受は付ける準備
ができたとき、制御バス５上にデータバス４が割込み信
号送出モードであることを表す信号を送出する。

各直列並列データ変換部３は、制御バス５を監視し、前
記の割込み信号送出モードを表す信号を検出すると、デ
ータバス４上のあらかじめ決定されたビット位置に割込
み信号を送出する。最大の効果を上げるためには、全直
列並列データ変換部３の割込み信号をデータバス４に送
出できる構成とする。データの割当てには、送信割込み
信号と受信割込みは号を別のビット位置に割当てる方法
と、前記二つの割込み信号の論理和を取り、一つの割込
み信号にした後、一つのビットに割当てる方法があり、
データバス４０ビツト幅および直列並列データ変換部３
の数などを考慮して決定される。

データバス４上に割込み信号が送出されたときに割込み
制御部２の割込み記憶部２１−１〜２１−ｎはデータバ
ス４上の割込み信号の内容を保持し、一つ以上の割込み
信号があったときに回線制御部１に対して論理和回路２
０によって論理“１”にすることにより信号線６を介し
て通知する。回線制御部１は、これを検知すると、割込
み制御部２内に保持されている割込み情報を読出すこと
により、割込みをおこしている直列並列データ変換部３
を識別することができる。

この後、回線制御部１は、割込みを起している直列並列
データ変換部３に対して、送信データの書込みまたは受
信データの読出し処理を行い、割込み制御部２内の該当
する割込み記憶部２１−１〜２１−ｎをクリアする。

なお、本発明の実施例においては、割込み制御部２と回
線制御部１を分けて示したが、プロセッサ部Ｏが回線制
御部１および割込み制御部２を含む構成としてもよい。

〔発明の効果〕

以上説明したように本発明によれば、直列並列データ変
換部が送出する割込み信号をデータバス上に送出させ、
プロセッサが全割込み信号を一括してＪ忍識することに
より、直列並列データ変換部の選択時間中にプロセッサ
がアイドルとなること・を防ぎ、無駄な時間をなくして
回線処理能力の向上を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例割込み処理方式の構成を示すブロ
ック図。 第２図は本発明実施例方式における割込み制御部の構成
を示すブロック図。 Ｏ・・・プロセッサ、１・・・回線制御部、２・・・割
込み制御部、３−１〜３−ｎ・・・直列並列データ変換
部、４・・・データバス、５・・・制御バス、６・・・
信号線、２０・・・論理和回路、２１−１〜２１−ｎ・
・・割込み記憶部。 特許出願人　日本電気株式会社　、。 代理人　　弁理士　井　出　直　孝　、・実力２丁子ｐ
り 扇　１　図

Claims (1)

1. 【特許請求の範囲】 １、データバス（４）と、 このデータバスに共通に接続された複数（ｎ個）の直列
   並列データ変換部（３）および回線制御部（１）と を備え、 上記直列並列データ変換部は、送受信すべきデータを保
   有する状態になったときに上記バスに割込み信号を送出
   する手段を備え、 上記回線制御部はこの割込み信号を走査により検出して
   割込み処理を実行する手段を備えた割込み処理方式にお
   いて、 各直列並列データ変換部に対応して設けられ、上記バス
   の各割込み信号によりセットされ個別にリセットされる
   ｎ個の割込み記憶部（２１−１〜２１−ｎ）と、 このｎ個の割込み記憶部のセット出力の論理和をとる論
   理和回路と、 この論理和回路の出力が上記回線制御部の割込み入力に
   接続された ことを特徴とする割込み処理方式。