JPH01229548A - 調歩同期式シリアルデータ受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、調歩同期式シリアルデータ受信回路に関す
るものである。

［従来の技術］ 第６図は、従来の調歩同期式シリアルデータ受信回路の
ブロック図であり、第７図は、その動作の説明に使用す
るタイムチャートである。第６図において、１はボーレ
ート決定用分周器、２はスタートビット検出部、３は受
信レジスタ部、４はサンプリングパルスのタイミング決
定用カウンタ、５は１／１６分周器、６は受信用コント
ロール部、７は内部クロック、８は内部基準クロック信
号、９はサンプリングパルス、１０はコントロール信号
、１１はスタートビット検出信号、１２は１／１６分周
器５の動作開始許可信号、１３は受信シリアルデータ、
１９はシリアルデータ発信装置である。

また、第７図において、１０１は受信されるシリアルデ
ータ、１０２はスタートビット、１０３は１つのデータ
ビット、１ｏ４はシリアルデータの転送速度に依存して
決まる内部基準クロック信号、１０５はサンプリングパ
ルス、１ｏ６はシルアルデータのサンプリング周期、１
０７はスタートビット１０２の検出から最初のデータビ
ット１０３のサンプリングまでの遅れ時間、１０８はデ
ータのサンプリング時間である。

次に、動作について説明する。

第７図のタイムチャートにおいて、受信されたシリアル
データ１０１の中のスタートビット１゜２が検出される
と、内部基準クロック信号１０４を決められた周期分カ
ウントすることにより、最初のデータビット検出時間１
０７をとった後、内部基準クロック信号１０４に同期し
て、サンプリングパルス１０５を発生し、サンプリング
時間１０８中にデータを読込む。また、最初のデータを
サンプリングした後は、データの転送速度にょって決ま
るサンプリング周期１０６に合わせて、サンプリングパ
ルス１０５を発生し、同様にデータのサンプリングを行
なう。

第６図において、シリアルデータ１３中のスタートビッ
トが、スタートビット検出部２で検出され、スタートビ
ット検出信号１１がカウンタ４に送られる。このカウン
タ４によって、既に決められている一定時間の後に、動
作開始許可信号１２が１／１６分周器５に送られ、１／
１６分周器５が動作を開始し、一定時間（第７図の１０
６）ごとに、既に決められた幅のサンプリングパルス９
（第７図の１０５）が出力され、受信レジスタ部３でシ
リアルデータ１３が受信される。

以上のように、サンプリングパルス９の幅は一定であり
、また、サンプリングのタイミングを決定する最初のデ
ータビットのサンプリングまでの時間（第４図の１０７
）は、内部基準クロック信号８の周期×１６十カウンタ
４の分周に要する時間で決定され固定となる。

［発明が解決しようとする課題］ 従来の調歩同期式シリアルデータ受信回路は、以上のよ
うに構成されているので、シリアルデータ１０１の転送
速度が高速になると、それに伴ってサンプリングパルス
１０５のパルス幅、すなわちサンプリング時間１０８が
短くなり、外部からのパルス性ノイズを読取ってしまう
ことによる、データの読取り誤りが生じることがあった
。

また、サンプリングパルス１０５のタイミング（位相）
も、データのビットの中央で発生し、サンプリングする
よう固定されているため、高速のシリアルデータ転送に
おいて、転送路の電気的特性によって生じるシリアルデ
ータの波形の歪みにより、データの読取り誤りが生じる
ことがあった。

請求項（１）および（２）の発明は、上記のような課題
を解消するためになされたもので、転送されるシリアル
データの転送速度にかがらず、読取り誤りの少ない調歩
同期式シリアルデータ受信回路を得ることを目的とする
。

［課題を解決するための手段］ 請求項（１）の発明に係る調歩同期式シリアルデータ受
信回路は、予め定められた時間幅のデータ単位の複数の
連続からなるデータ信号を与える手段、およびクロック
信号を発生する手段からそれぞれ送られてくる、データ
信号およびクロック信号に応答し、かつ同期して、デー
タ信号をサンプリングするためのサンプリングパルスを
発生する手段と、サンプリングパルスを発生する手段に
結合された、サンプリングパルスの位相を変化させるた
めの手段とを備えたものである。

請求項（２）の発明に係る調歩同期式シリアルデータ受
信回路は、予め定められた時間幅のデータ単位の複数の
連続からなるデータ信号を与える手段、およびクロック
信号を発生する手段からそれぞれ送られてくる、データ
信号およびクロック信号に応答し、かつ同期して、デー
タ信号をサンプリングするためのサンプリングパルスを
発生する手段と、サンプリングパルスを発生する手段に
結合された、サンプリングパルスのパルス幅を変化させ
るための手段とを備えたものである。

［作用］ 請求項（１）の発明における調歩同期式シリアルデータ
受信回路は、予め定められた時間幅のデータ単位の複数
の連続からなるデータ信号を与える手段およびタロツク
信号を発生する手段からそれぞれ送られてくる、データ
信号およびクロック信号に応答し、かつ同期して、デー
タ信号をサンプリングするためのサンプリングパルスを
発生する手段と、サンプリングパルスを発生する手段に
結合された、サンプリングパルスの位相を変化させるた
めの手段とを備えているので、シリアルデータの転送速
度が高速になったとき、転送路の電気的特性によって生
じるシリアルデータの波形歪みが生じた場合、サンプリ
ングパルスの位相を適当に調整することにより、サンプ
リングのタイミングをずらし、シリアルデータのデータ
ビットの波形歪みが最も少ない時点において、シリアル
データのデータビットをサンプリングできるので、シリ
アルデータの読取り誤りを防ぐことが可能である。

請求項（２）の発明における調歩同期式シリアルデータ
受信回路は、予め定められた時間幅のデータ単位の複数
の連続からなるデータ信号を与える手段およびクロック
信号を発生する手段からそれぞれ送られてくる、データ
信号およびクロック信号に応答し、かつ同期して、デー
タ信号をサンプリングするためのサンプリングパルスを
発生する手段と、サンプリングパルスを発生する手段に
結合された、サンプリングパルスのパルス幅を変化させ
るための手段とを備えているので、シリアルデータの転
送速度が高速になっても、サンプリングパルスのパルス
幅を広く保つことができるので、外部からのパルス性ノ
イズを誤って読取らないので、シリアルデータの読取り
誤りを防ぐことが可能である。

［発明の実施例コ 第１図は、請求項（１）の発明の実施例を示す調歩同期
式シリアルデータ受信回路のブロック図であり、第２図
は、その動作の説明に使用するタイムチャートである。

第１図において、１ないし１３および１９は、いずれも
第６図に示す従来のものと同様であり、説明は省略する
。第１図において、１７は動作開始許可信号１２を出力
するまでの時間（位相）を決定するためのレジスタ、１
８はレジスタ１７とカウンタ４の値を比較する比較器、
１９はシリアルデータ発信装置、２１は位相入力部を示
す。

また、第２図において、１０１ないし１０６および１０
８は、いずれも第４図に示す従来のものと同様であり、
説明は省略する。第２図において、１１０は位相を変え
たサンプリングパルス、１１２は最初のデータビット検
出までの時間である。

次に、動作について説明する。

第２図において、受信されたシリアルデータ１０１内の
スタートビット１０２が検出されると、内部基準クロッ
ク信号１０４を、予めサンプリングパルスの位相入力部
から入力されている数だけカウントすることにより、最
初のデータビット検出時間１０７をとった後、内部基準
クロック信号１０４に同期して、サンプリングパルス１
１０を発生し、サンプリング時間１０８中に最初のデー
タビット１０３をサンプリングする。最初のデータビッ
ト１０３をサンプリングした後は、データの転送速度に
よって決まるサンプリング周期１０６に合わせて、サン
プリングパルス１１０を発生し、同様にデータビット１
０３のサンプリングを行なう。

第１図において、受信されたシリアルデータ１３中のス
タートビットが、スタートビット検出部２で検出され、
スタートビット検出信号１１がカウンタ４に送られ、カ
ウンタ４は内部基準クロック信号８をカウントし始める
。一方、サンプリングパルスの位相入力部２１より入力
することによって、１７１６分周器５の動作を開始させ
るための動作開始許可信号１２を出力するまでの時間が
、位相レジスタ１７に登録されており、比較器１８は、
位相レジスタ１７の値と、カウンタ４の値を比較し、カ
ウンタ４の値が位相レジスタ１７の値と一致したときに
、動作開始許可信号１２を１／１６分周器５に送る。第
３図の場合と同様に、１／１６分周器５は、動作開始許
可信号１２を受取ると、動作を開始し、一定時間（第２
図の１０６）ごとに、既に決められた幅のサンプリング
パルス９（第２図の１１０）を受信レジスタ部３に出力
し、受信レジスタ部３でシリアルデータ１３が受信され
る。

以上のように、この回路によれば、サンプリングパルス
１１０の位相を調整することができるので、シリアルデ
ータ転送路の電気的特性によって生じるシリアルデータ
１０１のデータビット１０３に波形歪みが生じた場合、
データビット１０３の波形の最も安定した時点で、サン
プリングすることが可能となり、読取り誤りを防ぐこと
ができる。

第３図は、請求項（２）の発明の実施例を示す調歩同期
式シリアルデータ受信回路のブロック図であり、第４図
は、その動作の説明に使用するタイムチャートである。

第３図に示された回路は、第１図の回路と比較して、位
相レジスタ１７、比較器１８および位相入力部２１に代
えて、パルス幅入力部２０と、入力されたパルス幅を一
時記憶するためのレジスタ１４と、１／１６分周器５か
らの出力信号によりアクティブになり内部基準クロック
信号８をカウントするカウンタ１６と、カウンタ１６の
値とレジスタ１４の値とを比較する比較器１５とを含む
。

また、第４図において、１０１ないし１０４および１０
６は、いずれも第７図に示す従来のものと同様であり、
説明は省略する。第４図において、１０７は最初のデー
タビット検出時間、１１１はパルス幅を変えたサンプリ
ングパルス、１１４はサンプリング時間である。

次に動作について説明する。

第４図において、受信されたシリアルデータ１０１の中
のスタートビット１０２が検出されると、内部基準クロ
ック信号１０４を決められた周期分カウントすることに
より、最初のデータビット検出時間１０７をとった後、
内部基準クロック信号１０４に同期して、サンプリング
パルス１１１を発生する。このサンプリングパルス１１
１は、後述するように、任意の長さのパルス幅を持ち、
そのサンプリング時間１１４中にデータを読込む。

また、最初のデータをサンプリングした後は、データの
転送速度によって決まるサンプリング周期１０６に合わ
せて、サンプリングパルス１１１を発生し、同様にデー
タのサンプリングを行なう。

第３図において、シリアルデータ１３中のスタートビッ
トが、スタートビット検出部２で検出され、スタートビ
ット検出信号１１がカウンタ４に送られる。このカウン
タ４によって、既に決められている一定時間の後に、動
作開始許可信号１２が１／１６分周器５に送られ、１７
１６分周器５が動作を開始し、一定時間（第４図の１０
６）ごとに、カウンタ１６の動作許可信号（第７図に示
された従来のサンブリンクパルス１０５と同じものであ
る）が出力される。

カウンタ１６は、この動作許可信号に応答して、内部基
準クロック信号８のカウントを開始する。

一方、パルス幅レジスタ１４には、パルス幅入力部２０
から、予め、サンプリングパルスの任意の長さのパルス
幅を示す信号が入力されている。比較器１５は、カウン
タ１６の出力信号とパルス幅レジスタ１４に入力されて
いる信号とを比較し、その任意の長さのパルス幅（第４
図の１１４）を持つサンプリングパルス９を出力する。

以上のように、サンプリングパルス９のパルス幅を任意
の長さに設定することができるので、シリアルデータの
転送速度が高速になってもサンプリングパルス９の幅を
広く保つことができ、外部からのパルス性ノイズを誤っ
て読取ることを防ぐことができる。

第５図は、請求項（１）および（２）の発明を組合わせ
て適用した場合の実施例を示す、調歩同期式シリアルデ
ータ受信回路のブロック図である。

第５図において、既に説明したように、サンプリングパ
ルス９の位相とパルス幅を予め任意に設定できるので、
高速の受信シリアルデータの読取り誤りを防ぐことがで
きる。

［発明の効果］ 以上のように、請求項（１）の発明によれば、サンプリ
ングパルスを発生する手段に結合された、サンプリング
パルスの位相を変化させるための手段を備えているので
、データ信号の波形に、転送路の電気的特性による歪み
が生じた場合でも、データ信号のサンプリングを正確に
行ない、したがって、読取り誤りの少ない、信頼性の高
い調歩同期式シリアルデータ受信回路を得ることができ
る。

また、請求項（２）の発明によれば、サンプリングパル
スを発生する手段に結合された、サンプリングパルスの
パルス幅を変化させるための手段を備えているので、シ
リアルデータの伝送速度が高速になっても、外部からの
パルス性ノイズを誤って読取らないので、信頼性の高い
調歩同期式シリアルデータ受信回路を得ることができる
。

【図面の簡単な説明】

第１図は、請求項（１）の発明の実施例を示す調歩同期
式シリアルデータ受信回路のブロック図であり、第２図
は、第１図の回路の動作を説明するタイムチャートであ
り、第３図は、請求項（２）の発明の実施例を示す調歩
同期式シリアルデータ受信回路のブロック図であり、第
４図は、第３図の回路の動作を説明するタイムチャート
であり、第５図は、請求項（１）および（２）の発明を
組合わせて適用した場合の実施例を示す調歩同期式シリ
アルデータ受信回路のブロック図であり、第６図は、従
来の調歩同期式シリアルデータ受信回路のブロック図で
あり、第７図は、第６図の回路の動作を説明するタイム
チャートである。 図において、１はボーレート決定用分周器、２はスター
トビット検出部、３は受信レジスタ部、４はカウンタ、
５は１／１６分周器、６は受信用コントロール部、７は
内部クロック、８は内部基準クロック信号、９はサンプ
リングパルス、１０はコントロール信号、１１はスター
トビット検出信号、１２は動作開始許可信号、１３は受
信シリアルデータ、１４はパルス幅レジスタ、１５は比
較器、１６はカウンタ、１７は位相レジスタ、１８は比
較器、１９はシリアルデータ発信装置、２０はパルス幅
入力部、２１は位相入力部、１０１は受信シリアルデー
タ、１０２はスタートビット、１０３はデータビット、
１０４は内部基準クロック信号、１０５はサンプリング
パルス、１０６はサンプリング周期、１０７は最初のデ
ータビット検出時間、１０８はサンプリング時間、１１
０は位相を変えたサンプリングパルス、１１１はパルス
幅を変えたサンプリングパルス、１１２は最初のデータ
ビット検出時間、１１４はサンプリング時間である。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）予め定められた時間幅のデータ単位の複数の連続
   からなるデータ信号を与える手段と、クロック信号を発
   生する手段と、 前記データ信号および前記クロック信号に応答し、かつ
   同期して前記データ信号をサンプリングするためのサン
   プリングパルスを発生する手段と、前記サンプリングパ
   ルス発生手段に結合され前記サンプリングパルスの位相
   を変化させるための手段を含む、調歩同期式シリアルデ
   ータ受信回路。
2. （２）予め定められた時間幅のデータ単位の複数の連続
   からなるデータ信号を与える手段と、クロック信号を発
   生する手段と、 前記データ信号および前記クロック信号に応答し、かつ
   同期して前記データ信号をサンプリングするためのサン
   プリングパルスを発生する手段と前記サンプリングパル
   ス発生手段に結合され前記サンプリングパルスのパルス
   幅を変化させるための手段を含む、調歩同期式シリアル
   データ受信回路。