JPH0316450A - 非同期の直列データ受信装置及びその受信方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は直列データの受信装置の分野、より詳細に言え
ば、非同期の直列データ、即ち位相が不明な直列データ
を受信する装置に関する．Ｂ．従来の技術 従来の代表的な非同期の直列データの受信装置は英国特
許第１５０７７６１号に記載されている．この装置に用
いられた受信方法は、入力データワードの第１ビットの
前縁を特定するために、人力データ・ラインを高速でサ
ンプルする方法を採用している．このサンプル動作は、
入力データのデータ速度の数倍の速度、即ち、要求され
る精度に応じて、例えば１データビット期間毎に１６個
のサンプル信号、或は６４個のサンプル信号の速度で遂
行されている．入力データワードの第１のビットは開始
ビットである．この開始ピットは同期を設定するための
目的を持つものであり、情報は含んでいない．開始ビッ
トの前縁の検出は、人力データを受信装置のクロツクと
同期させるのは用いられる．従って、同期クロツク信号
は、各データビット期間の中央の読取り点に対応する時
間におけるデータビットの期間毎に一度だけ入力データ
・ラインをサンプルするように、受信装置を制御する信
号として用いられている．入力データはシフトレジスタ
に直接にロードされ、そのワードのすべてのデータビッ
トが受取られた時、データはシフトレジスタからデータ
・パス上に並列にシフトされる．データ・パスはそのデ
ータを後続の回路に送り出す。

Ｃ．発明が解決しようとする課題 このような従来の非同期の直列データ受信装置は、受信
装置がデータを読取る前に、開始ビットの前縁を検知す
ることはよって、受信装置の動作を入力データと同期し
なければならないという弱点を持っている．このことは
、この同期動作を行わせるための特別な回路素子と、デ
ータ・ライン及び制御ラインとが設けられねばならない
ことを意味する．加えて、開始ビットの前縁を位置付け
るために、入力データ・ラインのサンプル動作は、入力
データの位相を正確に決定することが出来るように、デ
ータ速度よりも数倍速い速度で動作させなければならな
い．前縁を特定するサンプル動作の最大速度は、回路動
作の最大速度によって制限され、そして、データ速度は
サンプル動作速度の数分の一なので、このことも、受取
られるデータの最高速度を制限することになる、．従っ
て、本発明の目的は、上述の従来の装置の問題点を解決
するための非同期の直列データ受信装置を提供すること
にある． Ｄ．課題を解決するための手段 本発明は、複数個の蓄積段を持つシフトレジスタを有し
、且つ少なくとも１つの接頭部開始ビットを持つ複数個
のデータビットを含む直列データのワードを受信する非
同期の直列データを受信する装置において、直列データ
の上記のワードの各々は、少なくともデータ速度よりも
２倍速い速度でシフトレジスタの中にサンプルされるこ
とと、上記のシフトレジスタの少なくとも１つの蓄積段
に接続されている検出装置は、上記の開始ビットを検出
し、且つ上記のデータビット内の位置に対応するサンプ
ル信号を蓄積するために、上記の開始ビットと関連して
割当てられた蓄積段から上記データビットの読取動作を
開始させることとを特徴とする非同期の直列データ受信
装置を与える．本発明に従って、入力データの位相を先
ず検出し、次に既知の位相の時点でそのデータをサンプ
ルすることを必要としない非同期の直列データ受信装置
が与えられる。本発明の回路は、サンプル信号を取出す
際に時間を調節するための回路素子や制御ラインを含ま
せる必要がないから、本発明によって、従来の回路に比
べて安価に、しかも信頼性の高い回路を得ることが出来
る。加えて、本発明の非同期の直列データ受信装置は、
開始ビットの前縁を正確に位置付けるために、データ速
度よりも数倍速い速度で入力データをサンプルする必要
がない．従って、或る大きさの最大動作速度を持つ回路
素子を使用して受信装置を作る場合、それらと同じ回路
素子を使用した従来の非同期の直列データ受信装置に比
べて、本発明は、より高い動作速度を持つ非同期の直列
データ受信装置を作ることが出来る。

本発明の１実施例において、検出装置は、シフトレジス
タの２つの隣接した蓄積段に接続されており、シフトレ
ジスタのこれら２つの蓄積段が開始ビットに対応する信
号値を持った時に、データビットの読取り動作を開始さ
せる．データビットの読取り動作を開始するために、２
つの連続したサンプル信号が開始データビットの信号値
表示を持っていなければならないので、上述の特徴によ
って、本発明の非同期の直列データ受信装置は、電気的
ノイズに対する耐性が向上されている．電気的ノイズが
相次ぐ２つのサンプル信号値に影響を及ぼす可能性は極
めて小さい． 本発明の他の特徴は、データビットが読取られた後、検
出装置がシフトレジスタをリセットする遅延素子を付勢
することである．この特徴は、回路素子の数及び制御ラ
インの数を少なくすることによって、コストを減少し、
且つ信頼性を増加する。

シフトレジスタからのデータビットの読取は、例えば、
読取られるべきシフトレジスタの蓄積段を後続の回路に
逐次に読出す方法を含めて多くの方法がある。然しなが
ら、本発明の実施例においては、データビット内の読取
り点に対応させ、上記の開始ビットと関連して割り当て
られたサンプル信号をデータ・レジスタ中に同時に転送
すること、即ちシフトレジスタの内容を並列的に転送す
ることによって、データビットが読取られる．この特徴
はシフトレジスタからのデータビットを読取るための回
路を簡単化し、そして検出装置からのただ１つの出力信
号の制御の下で、データワードのすべてのデータビット
をシフトレジスタから読取らせる． 実際上では、データ・レジスタは各データワードに含ま
れるデータビットと同じ数の蓄積段を持っている．従っ
て、データビット内の読取り点に対応する信号値を持つ
′シフトレジスタの各蓄積段は、データ・レジスタの対
応する蓄積段に直接に接続される．検出装置が開始ビッ
トを検出した時、この検出信号はデータビットをデータ
・レジスタ中へ並列的な移動を開始させる。

シフトレジスタの特定の回路例において、データワード
がサンプルされるシフトレジスタの蓄積段から最も離れ
ているシフトレジスタの段は、検出装置に接続されてい
る．この回路配列は、シフトレジスタの蓄積段の数を最
小限にする効果を持っている。開始ピットが、シフトレ
ジスタに沿ってシフトされて、検出装置によって検出さ
れた時、シフトレジスタ中にクロツクされた最後のサン
プル信号が、データワードの最後のデータビット中の読
取り点に対応するように、シフトレジスタの長さを選べ
ば、シフトレジスタの段数は、更に短くすることが出来
る． 読取られるシフトレジスタの蓄積段が有効なデータ、即
ち開連するデータビット中の読取り点のサンプル信号を
含んでいるならば、データがサンプルされる速度や、デ
ータビットのサンプル地点は、厳密にする必要がないこ
とは注意を要する．然しながら、本発明の実施例におい
て、サンプル速度はデータ速度の奇数倍である。電気的
ノイズの耐性を向上し、データ速度及びサンプル速度と
の不整合の許容度を増加するために、サンプルの時点は
データビットの中央の読取り点に出来るだけ近接させる
のが望ましい。

本発明は、非同期の直列データ受信装置に用いられる回
路素子の最大動作速度に対して、従来の同種装置のデー
タ伝送速度よりも道かに高速度の装置を与えることは、
上述の説明から明らがであろう。本発明によって、シフ
トレジスタ中にクロツクされる１ビット当りのサンプル
数は少なくされているから、本発明の非同期の直列デー
タ受信装置の受信可能な最大データ速度は、一層高速度
にすることが出来る．シフトレジスタ中にクロツクされ
る１ビット当り３個のサンプル信号は、顕著な利点を含
むことが判っている．１ビット当り３個のサンプル信号
にすることによって、本発明の装置は、データ速度を高
く保ちながら、スパイクとかジッダとかの形の電気的ノ
イズに対する耐性を充分な範囲に維持し、データがサン
プルされる際のデータ速度とサンプル速度との僅かな不
整合から生じるエラーを最少限に留める。

本発明の他の実施例において、本発明は、少なくとも１
つの接頭部開始ビットを持つ複数個のデータビットで構
成された非同期の直列データのワードを受信する方法に
おいて、一少なくとも直列データ速度よりも２倍速い速
度で上記ワードを、複数個の蓄積段を持つシフトレジス
タの中にサンプルすることと、上記シフトレジスタの少
なくとも１つの蓄積段に接続された検出装置が上記開始
ビットを検出した時に、上記データビット内の読取り点
に対応するサンプル信号を蓄積するために、上記開始ビ
ットと関連して割当てられた蓄積段から上記データビッ
トを読取ることとを含む非同期の直列データのワードを
受信する方法を与える．本発明の他の実施例において、
本発明は、少なくとも１つの接頭部開始ビットを持つ複
数個のデータビットを含む直列データのワードによって
制御され、且つ複数個の蓄積段を持つシフトレジスタを
有するプリンタであって、各データワードは、少なくと
も直列データ速度よりも２倍速い速度で上記のシフトレ
ジスタの中にサンプルされることと、上記のシフトレジ
スタの少なくとも１つの蓄積段に接続されている検出装
置は、上記の開始ビットを検出し、且つ上記のデータビ
ット内の読取り位置に対応するサンプル信号を蓄積した
蓄積段から上記のデータビットの読取り動作を開始させ
ることとを具備するプリンタを与える．このように、プ
リンタは非同期の直列データによって制御されるので、
本発明はプリンタへの応用に特に適している．従って、
本発明は安価で簡単な回路を使用して、非同期の直列デ
ータを高速度で、しかも高い信頼性で受信することの出
来るプリンタを与える． Ｅ．実施例 第１図に示した本発明の非同期の直列データ受信装置の
実施例は、１つの人力部８を有する２６位置のストレー
ジ・シフトレジスタ２を含んでおり、データ速度ｆの直
列データが、データ・ライン４１＆：介してシフトレジ
スタ２に供給される。シフトレジスタ２には、クロツク
・ライン６を介してクロツク速度３ｆのクロツク信号が
供給される。

クロツク・パルスが入力されると、シフトレジスタ２は
、各レジスタ中に蓄積されているすべての信号値を、入
力部８から１段だけ離れるようにシフトし、そして、入
力部８を経てシフトレジスタ２の第１段中にデータ・ラ
イン４上のデータ値をサンプルする．開始ビットがシフ
トレジスタ２の最終蓄積段を介してクロツクされた時、
有効データは、シフトレジスタ２の第１段から開始して
３段目毎の蓄積段中に保持されている．データを読取る
ために、８個の蓄積段を持つデータ・レジスタ１０がシ
フトレジスタ２に接続されている。データ・レジスタ１
０の各蓄積段Ｃよ、シフトレジスタ２の対応する蓄積段
中は現在蓄積されている信号が入力される．データ・レ
ジスタ１０の第１段は、シフトレジスタ２の第１段から
の信号が人力される．シフトレジスタ２の３番目毎の各
蓄積段は、その信号を、データ・レジスタ１０の夫々対
応する蓄積段に供給する。シフトレジスタ２の回路構成
は、データワードがシフトレジスタ２の中に完全にロー
ドされた時に、データ・ビットの中央の読取り点に近接
してサンプルされた信号値を持つシフドレジスタ２の蓄
積段に対して、データ・レジスタ１０の各蓄積段が接続
されるような回路構成にされている。

開始ビット・アンドゲート１２は、入力部８がら１番遠
い信号を受取るシフトレジスタ２の２つの蓄積段からの
信号が人力される。開始ビット・アンドゲート１２から
の出力信号は、読取ライン１４を経てデータ・レジスタ
１０と、他方のリセット・ライン１８を経てリセット遅
延アンドゲート１６とＺ印加される．読取ライン１４上
の信号が高位にある時（即ち、開始ビット・アンドゲー
ト１２が接続されているシフトレジスタ２の２つの蓄積
段に開始ビット２０が到達した時）、データ・レジスタ
１０は、読取り動作を行って、シフトレジスタ２の対応
する蓄積段中に保持されている信号値を夫々の段に蓄積
する．また、リセット・ライン１８上の信号も高位にな
り、これは、リセット遅延アンドゲート１６に高位の出
力を発生させる．リセット遅延アンドゲート１６の他の
人力部は、常に高位に保たれている．リセット遅延アン
ドゲート１６の出力は、シフトレジスタ２に印加され、
シフトレジスタ２において、この信号はシフトレジスタ
２のすべての蓄積段をＯにリセットする．高位になった
開始ビット・アンドゲート１２の出力と、高位になった
リセット遅延アンドゲート１６との間の遅延時間は充分
に長いので、シフトレジスタ２からデータ・レジスタ１
０中への信号値の読取は、シフトレジスタ２がリセット
される前に完了する。若し必要ならば、シフトレジスタ
２の読取のトリガ時間と、シフトレジスタ２のリセット
時間との間の時間が増加するように、リセット・ライン
１８に沿って遅延線を挿入してもよい． データ・レジスタ１０に蓄積された信号は、月並な回路
素子を使用した従来の回路に供給されるが、この方法及
び回路は公知なので、これ以上の説明はしない． 第２ａ図乃至第２ｃ図は、第１図に示した非同期の直列
データ受信装置によってデータワードの読取を説明する
ためのブロック図である．第２ａ図乃至第２ｃ図の各図
の下側に、シフトレジスタ２に供給される信号形式でデ
ータワードが示されている． 第２ａ図において、各データワードは８個のデータビッ
ト２２ｆ：従えた開始ビット２０で構成されていること
が示されている．開始ビットの値は高位、即ちパイナリ
１である．然しながら、開始ビットの信号値は、データ
が供給されていない時、即ちデータ・ラインがリセット
状態の時には、データ・ライン４の信号値と反対の値で
なければならないことには注意を払う必要がある。本発
明の実施例はおいては、リセット状態で低位、即ちパイ
ナリＯであるから、開始ビットはパイナリ１でなければ
ならない．然し、リセット状態をパイナリ１にするなら
ば、開始ビットはパイナリ０でなければならない。

８個のデータビットは受信装置に供給される直列データ
を表わしている．受信装置の回路は印字用の回路でもよ
く、この場合、データビットは印字されるべき文字を表
わし、プリンタは直列データ・ラインに沿って印字する
ためのインストラクションを受取る機能を持っている。

プリンタはデータワードの発信源とは同期されていない
ので、データワードの位相は未知である．他の実施例と
して、この回路は、例えばディスク・ファイルのような
ストレージ装置からの直列のデータを受信する装置の一
部を形或することが出来る。

シフトレジスタ２はクロツク・パルスを受取る度に、即
ちデータ速度の３倍の速度でデータ・ライン４上の信号
値をサンプルする。前のデータワードが受信され、シフ
トレジスタ２のすべての蓄積段が０にリセットされた後
は、データ・ライン４のリセット状態は０だから、シフ
トレジスタ２のすべての蓄積段は０の信号値を持ってい
る．その結果、開始ビット・アンドゲート１２の２つの
人力端子は、開始ビット２０がシフトレジスタ２の終端
部に到達していることを表示する高位の信号値を同時に
受取ることはない。データ・ライン４上の電気的ノイズ
は、１つの高位の信号値を、シフトレジスタ２の中にサ
ンプルさせることが有り得るが、しかし、電気的ノイズ
によって２つの連続した高位の信号値がシフトレジスタ
２の中にサンプルされることは殆どあり得ない．従って
、２つの連続した高位の信号値が開始ビット・アンドゲ
ート１２によって検出ざれねばならないから、開始ビッ
トの誤表示は殆ど発生しない。

第２ｂ図は、データワードの１部がシフトレジスタ２の
中に読み込まれている状態を示す図である．図示したよ
うに、各ビットに対応する３つのサンプル信号がシフト
レジスタ２の中にサンプルされ、そして、入力部８から
開始ビット・アンドゲート１２の方に順次に移動される
．開始ビット２０に対応する高位の信号値は、開始ビッ
ト・アンドゲート１２に未だ到達していないので、この
回路は新しい値をサンプルし続け、そして第２ｃ図に示
された状態に到達するまで、蓄積された信号値をシフト
する． 第２ｃ図は開始ビット２０に対応する最初の２つのサン
プル信号が開始ビット・アンドゲート１２に到達した状
態を示している．すべてのデータビット２２に対応する
サンプル信号は、シフトレジスタ２の蓄積段の中にサン
プルされる。第２Ｃ図から、最後のデータビット以外の
データビット２２の各々に対して３個のサンプル信号が
取り出されていることが理解できるであろう．この最後
のデータビット２２は２度サンプルされ、２度目のサン
プル信号はデータビット２２のヒット期間の中間点に近
接している．開始ビット・アンドゲート１２への入力は
、両方とも高位になるから、開始ビット・アンドゲート
１２の出力を高位に上昇させる．電気的ノイズがないと
すれば、開始ビットを検出するためには、シフトレジス
タ２の１つの蓄積段だけを監視すればよいと言うことは
注意を払う必要がある．然しながら、上述したように、
開始ビットを検出するために、２つの隣接した蓄積段を
監視することはノイズに対する耐性を向上させる． 読取ライン１４上の高位の信号は、シフトレジスタ２の
各蓄積段に蓄積された信号値を、シフトレジスタ２に結
合されているデータ・レジスタ１０の対応する蓄積段へ
読取らせる動作を開始させる．この時点において読取ら
れるシフトレジスタ２の蓄積段は、データビット２２の
中間点に近接したデータビット２２中のサンプル信号を
含んでいることは、特に注意を払う必要がある．このこ
とによって、電気的ノイズの感知が、開始ビット２０の
前縁の発生時間に対して、早過ぎたり、または遅過ぎた
りさせる効果を持たせることが可能となる．このように
して、シフトレジスタ２において２つ以上のデータビッ
ト２２の移動を必要とする開始ビット２０の感知時間内
で、電気的ノイズにより発生するエラーは導入されない
から、データ・レジスタ１０に読取られ貯蔵された信号
値は正確さが保たれている．同様に、データビットの前
縁、または後縁が電気的ノイズによって影響されたとし
ても、このことは、データビット２２の中間点に近接し
た読取り点に対応するシフトレジスタ２からの読取り信
号には影響しない．また、開始ビット・アンドゲート１
２によって発生された高位の信号は、リセット遅延ライ
ン１８を介してリセット遅延アンドゲート１６へも印加
される．リセット遅延アンドゲート１６への他の入力部
は常に高位にされているから、リセット遅延アンドゲー
ト１６の出力もまた高位になる。

リセット遅延アンドゲート１６の出力はシフトレジスタ
２に印加され、これにより、シフトレジスタ２のすべて
の蓄積段ｅＯにリセットさせる．リセット遅延アンドゲ
ート１６によって導入された遅延は、シフトレジスタ２
がリセットされる前に、データ・レジスタ１０の中にデ
ータビット２２を並列シフトさせるのに十分な遅延時間
を持っている． 従って、データ・レジスタ１０中のデータビットは、公
知の方法で後続の回路に供給されるが、これらの方法や
回路は公知なのでこれ以上の説明はしない．第２Ｃ図に
示された状態の回路は、現在、第２ａ図に示された状態
に復帰しているから、次のデータワードを受取る準備が
出来ていることは理解できるであろう。

本発明の実施例のデータ受信装置の全般的な動作を説明
すると、先ず、データ速度ｆで８個のデータビット２２
を従えた開始ビット２０が、２６位置のシフトレジスタ
２にクロツク、即ちサンプルされる．次に、サンプルさ
れた開始ビットがシフトレジスタ２の端部に到達した時
、最初の２つのサンプル信号の値が検出される。この２
つのサンプル信号の値が検出された時、各データビット
に対応する中央の信号値が８ビットのデータ・レジスタ
１０に並列的に転送され、シフトレジスタ２はリセット
される． Ｆ．発明の効果 本発明の装置は、サンプル信号を取出す際に時間を調節
するための回路素子や制御ラインを含ませる必要がない
から、従来の装置に比べて安価に、しかも信頼性の高い
非同期の直列データ受信装置を得ることが出来る。加え
て、本発明の非同期の直列データ受信装置は、開始ビッ
トの前縁を正確に位置付けるために、データ速度よりも
数倍速い速度で入力データをサンプルする必要がない。

従って、或る大きさの最大動作速度を持つ回路素子を使
用して受信装置を作る場合、それらと同じ回路素子を使
用した従来の非同期の直列データ受信装置に比べて、本
発明は、より高い動作速度を持つ非同期の直列データ受
信装置を作ることが出来る．また、本発明の非同期の直
列データ受信装置は、電気的ノイズに対する耐性や、デ
ータ速度緒サンプル速度の不整合の許容度が改良されて
いる．

【図面の簡単な説明】

第１図は本発明を適用した非同期の直列データ受信装置
のブロック図、第２ａ図乃至第２Ｃ図は第１図の装置の
動作を説明するためのブロック図である．

Claims (2)

【特許請求の範囲】
1. （１）複数個の蓄積段を持つシフトレジスタ（２）を有
   し、且つ少なくとも１つの接頭部開始ビット（２０）を
   持つ複数個のデータビット（２２）を含む直列データの
   ワードを受信する非同期の直列データ受信装置において
   、 直列データの上記ワードの各々は、少なくともデータ速
   度よりも２倍速い速度でシフトレジスタ（２）の中にサ
   ンプルされることと、上記シフトレジスタ（２）の少な
   くとも１つの蓄積段に接続されている検出装置は、上記
   開始ビット（２０）を検出し、且つ上記データビット（
   ２２）内の読取り点に対応するサンプル信号を蓄積する
   ために、上記開始ビット（２０）と関連して割当てられ
   た蓄積段から上記データビット（２２）の読取り動作を
   開始させることとを特徴とする非同期の直列データ受信
   装置。
2. （２）少なくとも１つの接頭部開始ビット（２０）を持
   つ複数個のデータビット（２２）で構成された非同期の
   直列データのワードを受信する方法において、 少なくとも直列データ速度よりも２倍速い速度で上記ワ
   ードを、複数個の蓄積段を持つシフトレジスタ（２）の
   中にサンプルすることと、上記シフトレジスタ（２）の
   少なくとも１つの蓄積段に接続された検出装置（１２）
   が上記開始ビット（２０）を検出した時に、上記データ
   ビット（２２）内の読取り点に対応するサンプル信号を
   蓄積するために、上記開始ビット（２０）と関連して割
   当てられた蓄積段から上記データビット（２２）を読取
   ることとを含む非同期の直列データのワードを受信する
   方法。