JPH0123006B2

JPH0123006B2 -

Info

Publication number: JPH0123006B2
Application number: JP56042075A
Authority: JP
Inventors: Koichi Yomogihara
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 1981-03-23
Filing date: 1981-03-23
Publication date: 1989-04-28
Also published as: JPS57157623A

Description

【発明の詳細な説明】本発明は、フエールセーフな情報処理装置を構
成する場合の基本的な論理回路要素となるパルス
幅延長回路に関する。

鉄道信号系の分野では、フエールセーフな情報
処理の手法として、否定モードによる情報処理が
知られている。否定モードとは、常時出力電圧が
あつて、制御信号は電圧なしの状態となるモード
を言い、常時の出力電圧Ｖを真理値１としたと
き、制御信号は真理値０に対応し、全ての回路故
障で真理値０に縮退する。

ある閉塞区間内に列車が進入したとき、列車進
入の情報はこの否定モードで処理される。この情
報の処理モードによると、軌道回路の故障や情報
を受け取る処理回路の故障に対して、『閉塞区間
に列車あり』に対応する真理値０の信号を発生す
ることとなるから、後続の列車がその閉塞区間内
に進入するのを阻止し、保安性を保つことができ
る。また制御信号のないときに出力に真理値０が
発生すれば、故障として判定できる利点がある。

この否定モードの情報処理システムにおいて、
出力パルスの時間幅を延長したい場合がある。例
えば、車輪検知器の出力パルスを利用してリレー
を駆動する場合等には、車輪検知器の出力パルス
のパルス幅がリレーを駆動するには短か過ぎるた
め、出力パルスの時間幅を、リレー駆動に十分な
時間幅まで延長することが必要となるのである。
この場合、否定モードの情報処理システムに対し
て、そのフエールセーフ性を損うことがないよう
に、すなわち回路故障が発生した場合に閉塞区間
内に列車が停止しているのと同等にするために、
回路故障によつてパルス幅が短縮することがな
く、または出力パルスが発生し続けるようなパル
ス幅延長回路が必要となる。

本発明はこのようなフエールセーフなパルス幅
延長回路、すなわち、回路故障によつて出力パル
スが発生するかまたはパルス幅が延長されるパル
ス幅延長回路を提供することを目的とする。

この目的を達成するため、本発明は、遅延回路
と、論理積記憶回路と含み、入力信号のパルス幅
を延長するパルス幅延長回路であつて、前記入力信号は、常時電圧があつて制御信号が
電圧なしのモードで与えられ、前記遅延回路は、入力電圧が入力されてから一
定時間遅れて出力パルスを発生し、回路故障時に
は出力を生じない回路でなり、前記論理積記憶回路は、２つの入力端子のう
ち、一方の入力端子に入力電圧があるときのみ、
他方の入力端子に入力された入力電圧を記憶して
出力し、回路故障によつて出力電圧が消滅する回
路でなり、前記入力信号を、前記遅延回路の入力端子と、
前記論理積記憶回路の前記他方の入力端子とにそ
れぞれ接続し、前記遅延回路の出力を前記論理積
記憶回路の前記一方の入力端子に接続し、前記論
理積記憶回路より出力を取り出すことを特徴とする。

上記遅延回路及び論理積記憶回路は、回路故障
時の出力特性が、回路正常時の出力に関して非対
称の誤りとなるから、以下、非対称誤り遅延回路
及び非対称誤り論理積記憶回路と称する。

上記構成のパルス幅延長回路において、入力信
号が電圧ありから、制御信号に対応する電圧なし
に変化すると、非対称誤り論理積記憶回路は、他
方の入力端子に入力される電圧が電圧なしとなる
ので、出力電圧なしの状態にプリセツトされる。
このように、入力信号によつて、非対称誤り論理
積記憶回路を直接的にプリセツトすると、コンデ
ンサの充放電を利用した遅延回路が一般的に持つ
ている放電時定数の影響を受けることなく、入力
信号に対して即時応答できるという利点が得られ
る。

次に、入力信号が電圧なしから電圧ありに変化
すると、非対称誤り遅延回路は、入力信号が電圧
ありとなつてから一定時間遅れて遅延出力パルス
を発生する。遅延出力パルスは、非対称誤り論理
積記憶回路の一方の入力端子に供給される。

このとき、非対称誤り論理積記憶回路の他方の
入力端子には、既に、電圧ありの入力信号が印加
されている。このため、非対称誤り論理積記憶回
路は、遅延出力パルスをセツト信号として、他方
の入力端子に入力された入力電圧を記憶して出力
する。これにより、非対称誤り論理積記憶回路か
らは、遅延出力パルスの時素に従つて延長された
パルス幅延長出力が得られる。

非対称誤り遅延回路に回路故障を生じた場合、
遅延出力パルスを生じないから、非対称誤り論理
積記憶回路はセツトされない。また、非対称誤り
論理積記憶回路に回路故障を生じた場合には、そ
の出力電圧が消滅する。何れの場合も、パルス幅
が短縮されることがなく、従つて、フエールセー
フである。

本発明に係るパルス幅延長回路は、時間軸上の
フエールセーフを取扱う波形操作であり、論理演
算とは明確に区別される。波形操作は時間軸での
操作であるのに対し、論理演算は時間軸と直交す
る振幅軸での操作であり、両者は論理的に直交関
係にあり、全く異なる。

以下実施例たる添付図面を参照して本発明の内
容を具体的に説明する。第１図は本発明に係るパ
ルス幅延長回路の回路構成図、第２図は同じくそ
のタイムチヤートである。第１図において、１は
信号として電圧が消滅するモードの入力パルス、
即ち否定モードの入力パルスが入力される入力端
子、２はホツト側電源電圧＋V₀を入力する電源
入力端子、３は出力端子である。

４は非対称誤り論理積回路による位相反転回路
である。非対称誤り論理積回路とは論理回路自体
が故障した場合に、出力が真理値１または真理値
０のいずれか一方にのみ誤る論理回路である。こ
の非対称誤り論理回路は、特公昭45―29054号
（フエイルセイフ論理演算発振器）、特公昭48―
30777号（フエイルセイフ３値論理回路）または
電気試験所研究報告第695号（昭和44年）等に発
表されて公知になつているものであり、たとえ
ば、第３図のような回路構成となる。第３図にお
いて、RCAは出力極性を定める整流回路、Ａは
論理演算発振器である。この論理演算発振器Ａは
入力端子ａ，ｂ，ｃの全てに正の入力電圧が印加
されたときのみ発振し、出力端子ｅに正極性の出
力を生じる。論理演算発振器Ａを１入力で駆動す
るときは、入力端子ａ，ｂ，ｃを共通にして駆動
し、また２入力で駆動するときは、入力端子ａ，
ｂ，ｃのうちのいずれか２つを共通とし、この共
通の入力端子と残りの１つの入力端子とに入力を
与えればよい。なお、第３図において、トランジ
スタQ₁〜Q⁴をPNPトランジスタで置き代えて、
入力端子ａ，ｂ，ｃの全てに負入力が印加された
場合にのみ発振動作をする負入力の論理演算発振
器についても、前記刊行物で公知である。また、
ダイオードD₁，D₂の向きを逆にし、トランジス
タQ₅をNPPタイプとすれば、出力端子ｅにおけ
る出力極性が負極性となる整流回路RCAを構成
することができる。

第１図に示す実施例では、非対称誤り論理回路
４は、入力の全てが正極性の直流電圧になつたと
き発振する論理演算発振器Ａに、負の倍電電整流
回路RCA₁を縦続接続し、倍電圧整流回路RCA₁
の出力として負極性直流電圧―Ｖを取り出すよう
になつている。

C₁は前記非対称誤り論理回路４の入力抵抗で
定まる時定数を有する微分回路、D₁はこの微分
回路C₁の微分出力を非対称誤り論理回路４のホ
ツト側電源電圧＋V₀にクランプするクランプダ
イオードである。

５は記憶回路、C₂はこの記憶回路５の入力抵
抗とで定まる時定数を有する微分回路、D₂はク
ランプダイオードである。

前記記憶回路５は入力ラインホを通して入力さ
れる微分回路C₂の微分出力でセツトされ、入力
ラインイを通して与えられる入力パルスの前縁で
リセツトされる自己保持回路として動作する。こ
の記憶回路５は、前記非対称誤り論理回路４と同
様の非対称誤り論理回路６、すなわち入力の全て
が正極性であるとき発振する論理演算発振器A₂
に、出力極性（正極性）を定める倍電圧整流回路
RCA₂を縦続接続した非対称誤り論理回路６を備
え、この非対称誤り論理回路６の出力を、帰還回
路７を介してセツト入力となる入力ラインｄに帰
還させるようになつている。

次に第２図のタイムチヤートを参照して上記パ
ルス幅延長回路の動作を説明する。

まず第２図ａに示すように、常時“電圧あり”
で与えられる入力端子１に対する否定モードの入
力パルスが、t₀時に“電圧なし”の状態、即ち
“信号あり”の入力状態となり、t₀時からt₁時ま
でT₁時間だけこの入力状態が継続したとする。
この“電圧なし”の否定モードの信号は、たとえ
ば閉塞区間内に列車は進入した場合の進入検知信
号に相当する。

入力パルスが“電圧なし”になると、入力ライ
ンイを経て入力パルスが入力されている記憶回路
５の非対称誤り論理回路６が発振を停止するの
で、出力端子４に現われる出力パルスは、第２図
ｅに示すように、“電圧なし”の状態となる。す
なわち、記憶回路５は入力パルスの前縁で“電圧
なし”の状態にプリセツトされる。

次にt₀時からT₁時間だけ経過したt₁時に、入力
パルスが第２図ａに示すように“電圧あり”とな
ると、その瞬間に入力パルスの後縁で第２図ｂに
示すような微分回路C₁による微分出力が得られ
る。この微分出力はクランプダイオードD₁の働
きによりホツト側電源電圧＋V₀にクランプされ
る。

微分出力は入力ラインロを通して非対称誤り論
理回路４に入力される。この微分出力が入力され
ると非対称誤り論理回路４が発振動作をし、その
出力ラインハに、第２図Ｃに示す如く、倍電圧整
流回路RCA₁によつて定められた負極性の直流出
力−Ｖが得られる。この直流出力−Ｖは、t₁時か
ら微分回路C₁の時定数に依存した時間Tdだけ継
続し、時間Tdを経過したt₂時に再び“電圧なし”
となる。したがつて、非対称誤り論理回路４は微
分回路の出力を波形整形すると同時に位相を反転
させる回路として機能する。

t₂時に出力ラインハの直流出力が“電圧なし”
となつた瞬間に、そのパルスの後縁で第２図ｄに
示すような微分回路C₂による微分出力が得られ
る。この微分出力は、クランプダイオードD₂の
働きによりホツト側電源電圧＋V₀にクランプさ
れる。そして、この微分出力が入力ラインホを介
して記憶回路５に入力されると、入力ラインイを
通して記憶回路５に入力される入力パルスが第２
図ａに示す如く概に“電圧あり”の状態となつて
いるので、記憶回路５を構成する非対称誤り論理
回路A₂の入力条件が整い、非対称誤り論理回路
６が発振動作をし、出力端子３に現れる出力が第
２図ｅに示すように“電圧あり”となる。出力端
子３に現われる出力の極性は、倍電圧整流回路
RCA₂により、セツト側の入力ラインホにおける
前記微分出力と同一の極性（正極性）となつてお
り、これが帰還回路７を経由してセツト側に帰還
される。この結果、記憶回路５が前記帰還入力に
よつて自己保持されることとなるので、セツト側
に入力される微分出力がなくなつても、記憶回路
５の出力端子３の出力は、第２図ｅに示す如く、
“電圧あり”の状態に保持される。すなわち、記
憶回路５は入力端子１に入力される入力パルスの
後縁における微分出力をセツト入力として動作す
る。この場合、記憶回路５がセツトする時点は、
セツト入力側の入力ラインホに第２図ｄに示すよ
うな微分出力が発生するt₂時であるから、入力パ
ルスが“電圧あり”となるt₁時から時間Tdだけ
遅延されることになる。すなわち、出力端子３側
では、時間Tdだけ遅延された否定モードの出力
パルスが得られることとなる。

次に、このパルス幅延長回路の回路故障時のフ
エールセーフ性について述べる。まず、クランプ
ダイオードD₁またはD₂が短絡故障を生じた場合
は、非対称誤り論理回路４または６は発振しな
い。したがつて出力端子３の出力は“信号あり”
に対応する“電圧なし”の側に延長されることと
なるから、フエールセーフである。

微分回路C₁またはC₂が短絡した場合は、非対
称誤り論理回路４または６の発振開始電圧よりも
低い入力となるので、非対称誤り論理回路４また
は６はやはり発振せず、フエールセーフとなる。

クランプダイオードD₁またはD₂が断線すると、
クランプ作用がなくなるので、非対称誤り論理回
路４または６の発振開始電圧よりも低い入力とな
り、非対称誤り論理回路４または６が発振せず、
フエールセーフである。

微分回路C₁またはC₂が断線した場合は、非対
称誤り論理回路４または６に対する入力がなくな
り、非対称誤り論理回路４または６が発振せず、
フエールセーフである。

上述の説明から理解できるように、非対称誤り
論理回路４、コンデンサC₁，C₂およびクランプ
ダイオードD₁，D₂を包含する回路８は、常時出
力電圧がなく、入力電圧があつたときのみ入力時
から一定時間Tdだけ遅れて出力を生じ、かつ回
路故障によつて出力を生じない非対称誤り論理回
路を構成する。また、記憶回路５は、入力信号が
あつたとき出力電圧が消滅する否定モードの情報
処理を行ない、かつ回路故障によつて出力を生じ
ない非対称誤り論理積記憶回路となる。そして本
発明に係るパルス幅延長回路は、これらの回路
８，５をラインイ，ホによつて接続した回路構成
となる。

第４図は本発明に係るパルス幅延長回路の別の
実施例における回路構成図である。この実施例
は、入力端子１に与えられる入力パルスの周期
が、リセツト信号の周期より短かくなる場合の具
体例を示している。図において、第１図と同一の
参照符号は機能的に同一性ある部分を示してい
る。非対称誤り論理回路９を構成する倍電圧整流
回路RCA₁は、出力が正極性となるように定めて
あり、入力信号に対するバツフア回路となる。

UJTは単接合トランジスタであり、動作電源
電圧Vsを供給されて、抵抗R₁，R₂，R₃およびコ
ンデンサC₃と共に、弛張発振回路を構成してい
る。C₄は結合用コンデンサ、D₃はクランプダイ
オードである。

次に、第５図のタイムチヤートを参照して、上
記回路の動作を説明する。

まず、第５図ａに示すような周期T₂の否定モ
ードの入力パルスＰ（パルス幅Ｐとする）が入力
される以前は、入力端子１に接続された入力ライ
ンイは“電圧あり”の状態にあり、非対称誤り論
理回路９は発振動作をしており、その出力ライン
ロにも正極性の直流電圧が発生している。この直
流電圧により、コンデンサC₃が抵抗R₁とで定ま
る時定数に従つて、周期T₃で充電されて行く
（第５図ｂ）。ここに、周期T₃はT₃≫（T₂―Ｐ）
の関係にある。コンデンサC₃の充電電圧たるハ
点の電圧が単接合トランジスタUJTのピーク点
電圧を超えると、単接合トランジスタUJTが発
振し、そのベース側のニ点には第５図ｃに示すよ
うなパルスq₁が発生する。このパルスq₁は結合用
コンデンサC₄を経てクランプダイオードD₃によ
りホツト側電源電圧V₀にクランプ（第５図ｄ）
され、ラインホを通して記憶回路５の入力の一方
に与えられる。記憶回路５の入力の他方には、入
力ラインイを経由して正極性の直流電圧が入力さ
れているので、記憶回路５を構成する非対称誤り
論理回路６の入力条件が整い、非対称誤り回路６
が発振動作をし、その出力端子３には倍電圧整流
回路RCA₂によつて定められる正極性の直流電圧
が発生する。この直流電圧は帰還回路７を介して
入力ラインホ側に帰還されるので、記憶回路５が
自己保持され、パルスq₁，q₂（第５図ｃ，ｄ）が
消滅しても出力端子３には正極性の直流電圧＋Ｖ
が発生し続ける（第５図ｅ）。

ところが、t₀時に周期T₂の否定モードの入力パ
ルスＰが入力端子１に入力されると、非対称誤り
論理回路９，６の入力条件が“電圧なし”となる
ので、非対称誤り論理回路９，６の発振動作が停
止し、出力端子３の出力が“電圧なし”の状態
（第５図ｅ）にセツトされる。

一つの入力パルスＰが消滅してから次の入力パ
ルスＰが入力されるまでの間、入力端子１は“電
圧あり”となるが、入力パルスＰの周期T₂は単
接合トランジスタUJTを発振させるのに充分な
充電周期T₃に対して、T₃≫（T₂―Ｐ）の関係に
あるので、入力パルスＰが周期T₂で入力されて
いる間、コンデンサC₃に対する充電が途中で停
止（第５図ｂの破線で示す）してしまい、単接合
トランジスタUJTが発振できない（第５図ｃの
点線で示す）。したがつて、入力パルスＰが周期
T₂で入力されている間は、記憶回路５を構成す
る非対称誤り論理回路６の入力条件が整わず出力
端子３の出力は“電圧なし”の状態にセツトされ
続ける（第５図ｅ）。

入力パルスＰの入力休止時間が、充電周期T₃
より長くなると、非対称誤り論理回路９の出力ラ
インロに生じる直流電圧によつてコンデンサC₃
が充分に充電され、単接合トランジスタUJTが
発振し、発振パルスq₁が発生する。このため、記
憶回路５を構成する非対称誤り論理回路６が発振
し、出力端子３の出力が“電圧あり”になると同
時に、帰還回路７を経由した帰還入力により自己
保持され、“電圧あり”の状態にリセツトされる。
この場合、リセツトされる時点t₂は、最後に入力
された入力パルスＰの前縁t₁から充電周期Tdだ
け遅延された時点であるから、出力端子３には、
時間Tdだけ遅延された出力パルスが得られるこ
ととなる。（第５図ｅ）。

第４図において、T₃＜T₂―Ｐの場合は、第１
図と同様の動作となる。これを第６図のタイムチ
ヤートを参照して説明する。まず、第６図ａに示
すような否定モードの入力が第４図のラインロに
入ると、入力パルスＰが生じて記憶回路５がリセ
ツトされた後、T₃秒後に単接合トランジスタ
UJTに出力パルスq₁を生じる（第６図ｃ）ので、
ラインホを通して供給されるクランプ回路の出力
パルスq₂によつて記憶回路５がセツトされ、その
出力端子３に出力電圧を生ずる（第６図ｅ）。す
なわち、否定モードの入力が端子１に入るたびに
パルス幅が時間Tdだけ延長されることとなる。

次に、上記のパルス幅延長回路のフエールセー
フ性について説明する。

まず、抵抗R₁，R₂，R₃もしくはコンデンサC₃
の断線故障または単接合トランジスタUJTに故
障を生じた場合は、発振パルスq₁が得られないの
で、非対称誤り論理回路６が発振動作をせず、フ
エールセーフである。またコンデンサC₄、クラ
ンプダイオードD₃による交流結合だから、これ
らが壊われた場合は発振パルスq₁が非対称誤り回
路６に伝わらず、したがつてフエールセーフであ
る。

更に、第４図の倍電圧整流回路RCA₁に故障が
生じた場合について、例えば第３図のコンデンサ
C₀が短絡した場所を例にとると、第４図のライ
ンロに電源電圧V₀の生ずる危険があるが、単接
合トランジスタUJTのスタンドオフ比をηとし
たとき、V₀≪ηVsの条件を満足するように単接
合トランジスタUJTの電源電圧Vsを設計するこ
とにより、上記のような故障が生じた場合に単接
合トランジスタUJTの発振動作を停止させるこ
とができるから、フエールセーフである。なお、
単接合トランジスタUJTの代りに、これと全く
同一の動作を行うPUT（Program mable
Unijunction Transistor）を使うこともできる。

また、第４図に示すパルス幅延長回路は、入力
端子１に入力パルスＰが入力されていない時で
も、単接合トランジスタUJTが一定周期で発振
し、一定周期で発振パルスq₁が繰返し発生するの
で、該発振パルスq₁によつて非対称誤り論理回路
６を常に励振できる利点がある。

上記実施例では、非対称誤り論理回路４，６，
９は、入力極性が正極性であるとき発振する論理
回路A₁，A₂で構成してあるが、このほか、入力
極性が負極性であるとき発振する論理回路で構成
したり、または入力極性が正極性及び負極性であ
るとき発振する論理回路で構成することもでき
る。

第７図はこれらの変形の一例として、第１図に
おける非対称誤り論理回路４，６を、入力極性が
負極性であるとき発振する論理回路B₁，B₂によ
つて構成した具体例を示している。ただし、ホツ
ト側電源電圧は−V₀とし、クランプダイオード
D₁，D₂の向きを逆にする必要がある。

ところで、第４図の非対称誤り論理回路９は、
説明の都合上、挿入したバツフア回路であり、ラ
インイを構成する場合に、非対称誤り論理回路９
の入力端子１側からラインａを通して構成して
も、非対称誤り論理回路９の出力ラインロからラ
インa′を通して構成しても、非対称誤り論理回路
９の入出力は第５図ａに示すようになり、機能上
の同一性がそのまま保たれる。第４図におけるラ
インイをラインa′によつて構成するならば、第４
図に示すパルス幅延長回路は、第１図のものと同
様に、第８図に示すようなブロツク図で表現され
る。すなわち、常時出力電圧がなく、入力電圧が
あつたときのみ入力時から一定時間遅れて出力を
生じ、かつ回路故障によつて出力を生じない非対
称誤り遅延回路８と、常時出力電圧があり、入力
信号があつたとき出力電圧が消滅する否定モード
の情報処理を行ない、かつ回路故障によつて出力
を生じない非対称誤りの記憶回路５とを備え、こ
れらをラインイ，ホによつて接続した回路構成と
なる。

第８図において、非対称誤り遅延回路８は、第
１図に示すものでは、第２図ａの立上りt₁があつ
て始めて第２図ｄの出力パルスを生じ、また第４
図に示すものでは、（T₂―Ｐ）の入力があつて始
めて第５図ｄのような出力を生じるので、常時入
力電圧があつて、入力電圧が消滅したとき出力が
生じる否定モードの情報処理とは逆の情報処理、
すなわち背定モードの情報処理を行うこととな
る。背定モードの情報は、否定モードの情報が閉
塞区間内への列車進入情報として利用される場合
が多いのに対し、閉塞区間内からの列車退出情報
として利用される場合が多い。

そして、第８図の記憶回路５は、常時出力電圧
があり、信号（入力パルス）が入力されると出力
電圧が消滅するので、否定モードの論理回路とし
て動作することとなる。

したがつて、第１図及び第４図のパルス幅延長
回路は、これらを抽象化した第８図のブロツク図
から明かなように、否定モードの情報処理を行う
非対称誤り論理積記憶回路５の記憶を失う側の入
力端子に、否定モードで与えられる入力信号をリ
セツト信号として直接入力し、一方、前記論理積
記憶回路５の記憶できる側の入力端子には、否定
モードで与えられる前記入力信号を、非対称誤り
遅延回路８で背定モードとして処理し、これをセ
ツト信号として入力する構成であると言える。

また、パルス幅を更に延長するために、第８図
に示すものを縦続接続して第９図に示すような回
路構成とすることもできる。この場合も、各部の
回路故障に対して、出力パルス幅が延長される側
にあるので、フエールセーフである。

なお、第８図において、入力端子１と非対称誤
り遅延回路８との間（ラインヘ）、あるいは入力
端子１と非対称誤り論理積記憶回路５との間（ラ
インイ）、あるいは非対称誤り遅延回路８と非対
称誤り論理積記憶回路５との間（ラインホ）に、
回路故障によつて出力電圧が消滅する非対称誤り
の増幅回路や第３図に示した非対称誤り論理回路
を挿入しても、全体としての機能が変化しないこ
とは明らかである。

以上述べたように、本発明によれば、回路故障
によつて、出力パルスが消滅するかまたはパルス
幅が延長され、フエールセーフとなるので、否定
モードの情報処理においてリレーを駆動する場合
のように、パルス幅を延長する必要があるときに
誠に好適なフエールセーフなパルス幅延長回路を
提供することができる。

【図面の簡単な説明】

第１図は本発明に係るパルス幅延長回路の回路
図、第２図は同じくそのタイムチヤート、第３図
は本発明に係るパルス幅延長回路を構成する非対
称誤り論理回路の一例における回路図、第４図は
本発明に係るパルス幅延長回路の他の実施例にお
ける回路図、第５図および第６図はじくそのタイ
ムチヤート、第７図は本発明に係るパルス幅延長
回路の他の実施例における回路図、第８図は第１
図、第４図および第７図示した各実施例を抽象化
して示した本発明に係るパルス幅延長回路のブロ
ツク図、第９図は同じく更に別の実施例における
ブロツク図である。１，２…入力端子、５…非対称誤り論理積記憶
回路、４，６…非対称誤り論理回路、８…非対称
誤り遅延回路。

Claims

【特許請求の範囲】１遅延回路と、論理積記憶回路と含み、入力信
号のパルス幅を延長するパルス幅延長回路であつ
て、前記入力信号は、常時電圧があつて制御信号が
電圧なしのモードで与えられ、前記遅延回路は、入力電圧が入力されてから一
定時間遅れて出力パルスを発生し、回路故障時に
は出力を生じない回路でなり、前記論理積記憶回路は、２つの入力端子のう
ち、一方の入力端子に入力電圧があるときのみ、
他方の入力端子に入力された入力電圧を記憶して
出力し、回路故障によつて出力電圧が消滅する回
路でなり、前記入力信号を、前記遅延回路の入力端子と、
前記論理積記憶回路の前記他方の入力端子とにそ
れぞれ接続し、前記遅延回路の出力を前記論理積
記憶回路の前記一方の入力端子に接続し、前記論
理積記憶回路より出力を取り出すことを特徴とするパルス幅延長回路。２前記遅延回路と、前記論理積記憶回路とは、
ホツト側電源にクランプされたコンデンサ結合に
よつて接続したことを特徴とする特許請求の範囲
第１項に記載のパルス幅延長回路。３前記遅延回路は、単接合トランジスタによる
弛張発振回路であることを特徴とする特許請求の
範囲第１項または第２項に記載のパルス幅延長回
路。４前記遅延回路は、入力信号の後縁を微分する
第１の微分回路と、該第１の微分回路の出力を波
形整形すると同時に位相を反転する回路と、該回
路の出力の後縁を微分する第２の微分回路とを順
次接続して構成したことを特徴とする特許請求の
範囲第１項または第２項に記載のパルス幅延長回
路。