JPH0656952B2 - カウンタ - Google Patents
カウンタInfo
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- JPH0656952B2 JPH0656952B2 JP5154484A JP5154484A JPH0656952B2 JP H0656952 B2 JPH0656952 B2 JP H0656952B2 JP 5154484 A JP5154484 A JP 5154484A JP 5154484 A JP5154484 A JP 5154484A JP H0656952 B2 JPH0656952 B2 JP H0656952B2
- Authority
- JP
- Japan
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- circuit
- output
- self
- delay
- logical product
- Prior art date
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- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 24
- 230000010355 oscillation Effects 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Landscapes
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、計数命令があって所定時間後に計数出力が発
生し、回路故障時には計数出力を発生しないか、または
時間的に遅れて発生するフェイルセイフなカウンタに関
する。このようなカウンタは、例えば踏切警報装置にお
いて、鳴動停止を所定時間後に行なう時のタイマとして
利用される。
生し、回路故障時には計数出力を発生しないか、または
時間的に遅れて発生するフェイルセイフなカウンタに関
する。このようなカウンタは、例えば踏切警報装置にお
いて、鳴動停止を所定時間後に行なう時のタイマとして
利用される。
＜従来技術とその問題点＞ 従来のこの種のカウンタとしては、特開昭５７−４１７
０２号公報に開示されたものが公知である。しかし、こ
の先行技術においては、ステアリング回路を有し、３値
入力を必要とするため、回路構成が複雑化する傾向にあ
る。
０２号公報に開示されたものが公知である。しかし、こ
の先行技術においては、ステアリング回路を有し、３値
入力を必要とするため、回路構成が複雑化する傾向にあ
る。
＜発明の目的＞ 本発明は、ステアリング回路及び３値入力を必要とせず
に、出力電圧と計数時間に関して、非対称誤り特性を持
たせることができるようにしたカウンタを提供すること
を目的とする。
に、出力電圧と計数時間に関して、非対称誤り特性を持
たせることができるようにしたカウンタを提供すること
を目的とする。
＜発明の構成＞ 上記目的を達成するため、本発明に係るカウンタは、複
数の自己保持回路と、遅延回路とを有し、前段の自己保
持回路の出力発生を条件として次段の自己保持回路の計
数出力が発生する回路であって、 前記自己保持回路は、論理積演算発振器と、整流回路
と、他の遅延回路と、帰還回路とを有しており、 前記論理積演算発振器は、少なくとも２つの入力端を持
ち、前記入力端の一方に故障でパルス幅が延長されるこ
とのない計数パルス信号が与えられ、前記入力端の他方
に計数命令信号が与えられ、前記計数パルス信号及び前
記計数命令信号が電源枠外電位にあるときに発振動作を
して前記計数パルス信号と前記計数命令信号との論理積
出力を生じ、回路故障で出力が発生しない回路であり、 前記整流回路は、前記論理積演算発振器の後段に備えら
れ前記論理積出力を整流して出力し、回路故障で整流出
力を生じない回路であり、 前記他の遅延回路は、前記整流回路の後段に備えられ、
前記整流回路から整流出力が与えられた時を基準にして
所定の時間遅れをもって遅延出力を生じ、故障時に前記
遅延出力が早く出力されることのない回路であり、 前記帰還回路は、前記他の遅延回路を通して得られた信
号を前記論理積演算発振器の前記入力端の一方に帰還さ
せて前記論理積演算発振器に自己保持動作をさせる回路
であり、 前記遅延回路は、前記自己保持回路の段間に接続され、
入力時を基準にして所定の時間だけ遅れて、かつ、前記
計数パルス信号の消滅後に遅延出力が出るような遅延時
間を持ち、故障時に前記遅延出力が時間的に早く出力さ
れることのない回路であり、 前記自己保持回路のうち、初段の自己保持回路を構成す
る前記論理積演算発振器は、前記計数命令信号が外部か
ら与えられ、他の自己保持回路を構成する前記論理積演
算発振器は、前記入力端の他方に対し前記遅延回路を通
して前段の自己保持回路から前記計数命令信号が供給さ
れること を特徴とする。
数の自己保持回路と、遅延回路とを有し、前段の自己保
持回路の出力発生を条件として次段の自己保持回路の計
数出力が発生する回路であって、 前記自己保持回路は、論理積演算発振器と、整流回路
と、他の遅延回路と、帰還回路とを有しており、 前記論理積演算発振器は、少なくとも２つの入力端を持
ち、前記入力端の一方に故障でパルス幅が延長されるこ
とのない計数パルス信号が与えられ、前記入力端の他方
に計数命令信号が与えられ、前記計数パルス信号及び前
記計数命令信号が電源枠外電位にあるときに発振動作を
して前記計数パルス信号と前記計数命令信号との論理積
出力を生じ、回路故障で出力が発生しない回路であり、 前記整流回路は、前記論理積演算発振器の後段に備えら
れ前記論理積出力を整流して出力し、回路故障で整流出
力を生じない回路であり、 前記他の遅延回路は、前記整流回路の後段に備えられ、
前記整流回路から整流出力が与えられた時を基準にして
所定の時間遅れをもって遅延出力を生じ、故障時に前記
遅延出力が早く出力されることのない回路であり、 前記帰還回路は、前記他の遅延回路を通して得られた信
号を前記論理積演算発振器の前記入力端の一方に帰還さ
せて前記論理積演算発振器に自己保持動作をさせる回路
であり、 前記遅延回路は、前記自己保持回路の段間に接続され、
入力時を基準にして所定の時間だけ遅れて、かつ、前記
計数パルス信号の消滅後に遅延出力が出るような遅延時
間を持ち、故障時に前記遅延出力が時間的に早く出力さ
れることのない回路であり、 前記自己保持回路のうち、初段の自己保持回路を構成す
る前記論理積演算発振器は、前記計数命令信号が外部か
ら与えられ、他の自己保持回路を構成する前記論理積演
算発振器は、前記入力端の他方に対し前記遅延回路を通
して前段の自己保持回路から前記計数命令信号が供給さ
れること を特徴とする。
＜作用＞ 初段の自己保持回路において、その論理積演算発振器の
入力端の他方に、外部から計数命令信号が与えられた状
態で、論理積演算発振器の入力端の一方に、第１番目の
計数パルス信号が入力されると、論理積演算発振器が、
入力論理の成立により、発振動作をして論理積出力を生
じる。論理積出力は整流回路によって整流される。整流
出力は自己保持回路に含まれる他の遅延回路に与えられ
る。自己保持回路に含まれる他の遅延回路は整流回路か
ら整流出力が与えられた時を基準にして所定の時間遅れ
をもって遅延出力を生じる。自己保持回路に含まれる他
の遅延回路の遅延出力信号は、帰還回路を介して、論理
積演算発振器の入力端の一方に帰還される。これによ
り、論理積演算発振器に自己保持動作がかかり、入力端
の一方に入力される計数パルス信号が消滅した後も、論
理積演算発振器が発振動作を継続し、論理積出力が整流
回路に供給され、整流回路から整流出力が出力される。
そして、自己保持回路の段間に接続された遅延回路か
ら、次段の自己保持回路を構成する論理積演算発振器の
入力端の他方に、計数命令信号となる遅延出力が継続し
て供給される。
入力端の他方に、外部から計数命令信号が与えられた状
態で、論理積演算発振器の入力端の一方に、第１番目の
計数パルス信号が入力されると、論理積演算発振器が、
入力論理の成立により、発振動作をして論理積出力を生
じる。論理積出力は整流回路によって整流される。整流
出力は自己保持回路に含まれる他の遅延回路に与えられ
る。自己保持回路に含まれる他の遅延回路は整流回路か
ら整流出力が与えられた時を基準にして所定の時間遅れ
をもって遅延出力を生じる。自己保持回路に含まれる他
の遅延回路の遅延出力信号は、帰還回路を介して、論理
積演算発振器の入力端の一方に帰還される。これによ
り、論理積演算発振器に自己保持動作がかかり、入力端
の一方に入力される計数パルス信号が消滅した後も、論
理積演算発振器が発振動作を継続し、論理積出力が整流
回路に供給され、整流回路から整流出力が出力される。
そして、自己保持回路の段間に接続された遅延回路か
ら、次段の自己保持回路を構成する論理積演算発振器の
入力端の他方に、計数命令信号となる遅延出力が継続し
て供給される。
初段の自己保持回路の後段に接続された遅延回路は、入
力端の他方への計数パルス信号入力がなくなってから出
力が出るような遅延時間を持つから、当該遅延回路か
ら、次段の自己保持回路を構成する論理積演算発振器の
入力端の他方に計数命令信号となる遅延出力が与えられ
ても、当該論理積演算発振器は発振動作を開始しない。
力端の他方への計数パルス信号入力がなくなってから出
力が出るような遅延時間を持つから、当該遅延回路か
ら、次段の自己保持回路を構成する論理積演算発振器の
入力端の他方に計数命令信号となる遅延出力が与えられ
ても、当該論理積演算発振器は発振動作を開始しない。
次段の自己保持回路では、計数パルス信号が入力端の一
方に入力されるタイミングで、前段の自己保持回路から
入力端の他方に計数命令信号として与えられている遅延
出力信号との間で、論理積演算発振器の入力論理が成立
し、論理積演算発振器が発振動作を開始し、論理積出力
を生じる。そして、この論理積出力が整流回路によって
整流され、自己保持回路に含まれる他の遅延回路を経て
自己保持動作をすると共に、段間に接続された遅延回路
を通して、次段の自己保持回路に計数命令信号としての
遅延出力信号を供給する。
方に入力されるタイミングで、前段の自己保持回路から
入力端の他方に計数命令信号として与えられている遅延
出力信号との間で、論理積演算発振器の入力論理が成立
し、論理積演算発振器が発振動作を開始し、論理積出力
を生じる。そして、この論理積出力が整流回路によって
整流され、自己保持回路に含まれる他の遅延回路を経て
自己保持動作をすると共に、段間に接続された遅延回路
を通して、次段の自己保持回路に計数命令信号としての
遅延出力信号を供給する。
この動作を計数パルス信号が発生する度毎に自己保持回
路の段数だけ繰り返し、最終的に、自己保持回路の段数
に応じた数ｎに応じた第ｎ番目の計数パルス信号をカウ
ントし、出力するカウンタが得られる。これにより、ス
テアリング回路や３値入力を必要としない簡単な回路構
成のカウンタが得られる。
路の段数だけ繰り返し、最終的に、自己保持回路の段数
に応じた数ｎに応じた第ｎ番目の計数パルス信号をカウ
ントし、出力するカウンタが得られる。これにより、ス
テアリング回路や３値入力を必要としない簡単な回路構
成のカウンタが得られる。
論理積演算発信器は、回路故障で出力が発生しない回路
であるから、回路故障を生じた場合は発振動作をせず、
出力が発生しない。従って次段の自己保持回路に計数命
令信号を供給できないから、最終段の出力が出ないか、
または最終段の出力が時間的に遅れるから、フェイルセ
イフである。
であるから、回路故障を生じた場合は発振動作をせず、
出力が発生しない。従って次段の自己保持回路に計数命
令信号を供給できないから、最終段の出力が出ないか、
または最終段の出力が時間的に遅れるから、フェイルセ
イフである。
整流回路は回路故障で整流出力を生じない回路であるか
ら、次段の自己保持回路に計数命令信号を供給できな
い。従って、整流回路に回路故障を生じた場合、最終段
の出力が出ないか、または最終段の出力が時間的に遅れ
るから、フェイルセイフである。
ら、次段の自己保持回路に計数命令信号を供給できな
い。従って、整流回路に回路故障を生じた場合、最終段
の出力が出ないか、または最終段の出力が時間的に遅れ
るから、フェイルセイフである。
自己保持回路の段間に接続された遅延回路及び自己保持
回路に含まれる他の遅延回路は、故障時に遅延出力が時
間的に早く出力されることのない回路であるから、回路
故障を生じた場合、出力がなくなり、遅延時間が長くな
る故障モードとなるから、フェイルセイフである。
回路に含まれる他の遅延回路は、故障時に遅延出力が時
間的に早く出力されることのない回路であるから、回路
故障を生じた場合、出力がなくなり、遅延時間が長くな
る故障モードとなるから、フェイルセイフである。
このため、ステアリング回路や３値入力を必要としない
簡単な回路構成で、故障時には、自己保持回路に振幅軸
上の非対称誤り出力特性を持たせると共に、遅延回路と
入力パルスに時間軸上の非対称誤り出力特性を持たせ、
出力電圧と計数時間に関して、非対称誤り特性を持たせ
ることができる。
簡単な回路構成で、故障時には、自己保持回路に振幅軸
上の非対称誤り出力特性を持たせると共に、遅延回路と
入力パルスに時間軸上の非対称誤り出力特性を持たせ、
出力電圧と計数時間に関して、非対称誤り特性を持たせ
ることができる。
各自己保持回路へのパルス入力に関しては、故障でパル
ス幅が延長されることのない計数パルス信号が与えられ
るので、フェイルセイフ性が保たれる。
ス幅が延長されることのない計数パルス信号が与えられ
るので、フェイルセイフ性が保たれる。
＜実施例＞ 第１図は本発明に係るカウンタの電気回路接続図であ
る。第１図の包枠Ｆで示される部分が本願発明のカウン
タを示す。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。
る。第１図の包枠Ｆで示される部分が本願発明のカウン
タを示す。この実施例では、正電源で動作するものを示
してあるが、負電源で動作する回路構成であってもよ
い。
ＯＳＣ１〜ＯＳＣ３は論理積演算発振器、ＲＣ１〜ＲＣ
３は論理積演算発振器ＯＳＣ１〜ＯＳＣ３のそれぞれの
出力に接続された整流回路である。
３は論理積演算発振器ＯＳＣ１〜ＯＳＣ３のそれぞれの
出力に接続された整流回路である。
論理積演算発振器ＯＳＣ１〜ＯＳＣ３は、少なくとも２
つの入力端Ａ１〜Ａ３及びＢ１〜Ｂ３を持ち、入力端Ａ
１〜Ａ３に計数パルス信号が与えられ、入力端Ｂ１〜Ｂ
３に計数命令信号が与えられ、計数パルス信号及び計数
命令信号が電源枠外電位にあるときに発振動作をして計
数パルス信号と計数命令信号との論理積出力を生じ、回
路故障で出力が発生しない回路である。計数パルス信号
は故障でパルス幅が延長されることのない信号として与
えられる。
つの入力端Ａ１〜Ａ３及びＢ１〜Ｂ３を持ち、入力端Ａ
１〜Ａ３に計数パルス信号が与えられ、入力端Ｂ１〜Ｂ
３に計数命令信号が与えられ、計数パルス信号及び計数
命令信号が電源枠外電位にあるときに発振動作をして計
数パルス信号と計数命令信号との論理積出力を生じ、回
路故障で出力が発生しない回路である。計数パルス信号
は故障でパルス幅が延長されることのない信号として与
えられる。
ＲＣ１〜ＲＣ３は論理積演算発振器ＯＳＣ１〜ＯＳＣ３
のそれぞれの出力に接続された整流回路であり、論理積
出力を整流して出力し、回路故障で整流出力を生じない
回路を構成している。
のそれぞれの出力に接続された整流回路であり、論理積
出力を整流して出力し、回路故障で整流出力を生じない
回路を構成している。
ＤＥ11及びＤＥ21は整流回路ＲＣ１、ＲＣ２のそれぞれ
の後段に接続された遅延回路である。遅延回路ＤＥ11及
びＤＥ21のそれぞれは、整流回路ＲＣ１、ＲＣ２から整
流出力が与えられた時を基準にして所定の時間遅れをも
って遅延出力を生じる。遅延回路ＤＥ11及びＤＥ21のそ
れぞれは、故障時に遅延出力が時間的に早く出力される
ことのない回路として構成される。
の後段に接続された遅延回路である。遅延回路ＤＥ11及
びＤＥ21のそれぞれは、整流回路ＲＣ１、ＲＣ２から整
流出力が与えられた時を基準にして所定の時間遅れをも
って遅延出力を生じる。遅延回路ＤＥ11及びＤＥ21のそ
れぞれは、故障時に遅延出力が時間的に早く出力される
ことのない回路として構成される。
ｆ１及びｆ２は帰還回路である。帰還回路ｆ１及びｆ２
のそれぞれは、遅延回路ＤＥ11及びＤＥ21の出力の一部
を、論理積演算発振器ＯＳＣ１及びＯＳＣ２の入力端Ａ
１及びＡ２にそれぞれ帰還させており、遅延回路ＤＥ11
及びＤＥ21の遅延時間より、論理積演算発振器ＯＳ
Ｃ１、ＯＳＣ２の入力端Ａ１、Ａ２に入力されるパルス
幅が大きい場合、論理積演算発振器ＯＳＣ１、ＯＳＣ２
がそれぞれ自己保持をする。即ち、入力端Ｂ１、Ｂ２、
Ｂ３のそれぞれに計数命令信号が入力されている限り、
入力端Ａ１、Ａ２、Ａ３に入力されている計数パルス信
号が消滅しても、論理積演算発振器ＯＳＣ１、ＯＳ
Ｃ２、ＯＳＣ３は発振し続ける。
のそれぞれは、遅延回路ＤＥ11及びＤＥ21の出力の一部
を、論理積演算発振器ＯＳＣ１及びＯＳＣ２の入力端Ａ
１及びＡ２にそれぞれ帰還させており、遅延回路ＤＥ11
及びＤＥ21の遅延時間より、論理積演算発振器ＯＳ
Ｃ１、ＯＳＣ２の入力端Ａ１、Ａ２に入力されるパルス
幅が大きい場合、論理積演算発振器ＯＳＣ１、ＯＳＣ２
がそれぞれ自己保持をする。即ち、入力端Ｂ１、Ｂ２、
Ｂ３のそれぞれに計数命令信号が入力されている限り、
入力端Ａ１、Ａ２、Ａ３に入力されている計数パルス信
号が消滅しても、論理積演算発振器ＯＳＣ１、ＯＳ
Ｃ２、ＯＳＣ３は発振し続ける。
遅延回路ＤＥ11、ＤＥ21を設けなくとも、帰還回路
ｆ１、ｆ２があれば自己保持動作はするが、この場合に
は、論理積演算発振器ＯＳＣ１、ＯＳＣ２が雑音によっ
て誤って自己保持動作をする危険がある。遅延回路ＤＥ
11及びＤＥ21があれば、雑音による自己保持の誤動作を
防止することができる。遅延回路ＤＥ11、ＤＥ21を帰還
回路ｆ1、ｆ２のループ内に設けることもできる。
ｆ１、ｆ２があれば自己保持動作はするが、この場合に
は、論理積演算発振器ＯＳＣ１、ＯＳＣ２が雑音によっ
て誤って自己保持動作をする危険がある。遅延回路ＤＥ
11及びＤＥ21があれば、雑音による自己保持の誤動作を
防止することができる。遅延回路ＤＥ11、ＤＥ21を帰還
回路ｆ1、ｆ２のループ内に設けることもできる。
遅延回路ＤＥ12及びＤＥ22は、自己保持回路の段間に接
続され、各自己保持回路の出力を、一定の遅延時間をお
いて、次段の論理積演算発振器ＯＳＣ２及びＯＳＣ３の
入力端Ｂ２及びＢ３にそれぞれ入力する。遅延回路ＤＥ
12及びＤＥ22は、論理積演算発振器ＯＳＣ２及びＯＳＣ
３の入力端Ａ２及びＡ３のそれぞれに、並列的に入力さ
れる計数パルス信号でカウンタが暴走しないように挿入
したもので、その遅延時間が遅延回路ＤＥ11、ＤＥ12の
遅延時間より長い値に選定されている。遅延回路Ｄ
Ｅ12、ＤＥ22は、また、入力端Ａ１またはＡ２への計数
パルス信号入力がなくなってから出力が出るような遅延
時間を持つ。
続され、各自己保持回路の出力を、一定の遅延時間をお
いて、次段の論理積演算発振器ＯＳＣ２及びＯＳＣ３の
入力端Ｂ２及びＢ３にそれぞれ入力する。遅延回路ＤＥ
12及びＤＥ22は、論理積演算発振器ＯＳＣ２及びＯＳＣ
３の入力端Ａ２及びＡ３のそれぞれに、並列的に入力さ
れる計数パルス信号でカウンタが暴走しないように挿入
したもので、その遅延時間が遅延回路ＤＥ11、ＤＥ12の
遅延時間より長い値に選定されている。遅延回路Ｄ
Ｅ12、ＤＥ22は、また、入力端Ａ１またはＡ２への計数
パルス信号入力がなくなってから出力が出るような遅延
時間を持つ。
自己保持回路のうち、初段の自己保持回路を構成する論
理積演算発振器ＯＳＣ１は、入力端Ｂ１に対する計数命
令信号が外部から与えられる。他の自己保持回路を構成
する論理積演算発振器ＯＳＣ２、ＯＳＣ３は、計数命令
信号が遅延回路ＤＥ12及びＤＥ22を通し、前段の自己保
持回路から入力される。遅延回路ＤＥ12及びＤＥ22は、
各自己保持回路の出力を、一定の遅延時間をおいて、次
段の論理積演算発振器ＯＳＣ２及びＯＳＣ３の入力端Ｂ
２及びＢ３にそれぞれ入力する。これが、次段に対する
計数命令信号となる、 遅延回路ＤＥ11、ＤＥ12、ＤＥ21及びＤＥ22は、遅延出
力を生じる時間が故障時に早まることのない回路として
構成する。このような遅延回路は、本願出願人の出願に
係る特開昭５７−１５７６２３号公報に記載の技術を用
いて構成することができるが、余り長時間の遅れを必要
としない場合は、四端子コンデンサを用いて構成するこ
ともできる。
理積演算発振器ＯＳＣ１は、入力端Ｂ１に対する計数命
令信号が外部から与えられる。他の自己保持回路を構成
する論理積演算発振器ＯＳＣ２、ＯＳＣ３は、計数命令
信号が遅延回路ＤＥ12及びＤＥ22を通し、前段の自己保
持回路から入力される。遅延回路ＤＥ12及びＤＥ22は、
各自己保持回路の出力を、一定の遅延時間をおいて、次
段の論理積演算発振器ＯＳＣ２及びＯＳＣ３の入力端Ｂ
２及びＢ３にそれぞれ入力する。これが、次段に対する
計数命令信号となる、 遅延回路ＤＥ11、ＤＥ12、ＤＥ21及びＤＥ22は、遅延出
力を生じる時間が故障時に早まることのない回路として
構成する。このような遅延回路は、本願出願人の出願に
係る特開昭５７−１５７６２３号公報に記載の技術を用
いて構成することができるが、余り長時間の遅れを必要
としない場合は、四端子コンデンサを用いて構成するこ
ともできる。
次に第２図のタイムチャートを参照して、動作を説明す
る。第２図(a) 〜l) の高レベル（以下Ｈレベルと称す
る）は論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振でき
る電位または発振している電位であり、低レベル（以下
Ｌレベルと称する）は論理積演算発振器ＯＳＣ１〜ＯＳ
Ｃ３が発振できない電位または発振していない電位を示
している。
る。第２図(a) 〜l) の高レベル（以下Ｈレベルと称す
る）は論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振でき
る電位または発振している電位であり、低レベル（以下
Ｌレベルと称する）は論理積演算発振器ＯＳＣ１〜ＯＳ
Ｃ３が発振できない電位または発振していない電位を示
している。
まず、第２図(a) に示すように、ｔ０時に電源が投入さ
れ、論理積演算発振器ＯＳＣ１の入力端Ｂ１に、計数命
令信号Ｖｂが与えられる。計数命令信号Ｖｂは論理積演
算発振器ＯＳＣ１が発振できるＨレベルの電位である。
れ、論理積演算発振器ＯＳＣ１の入力端Ｂ１に、計数命
令信号Ｖｂが与えられる。計数命令信号Ｖｂは論理積演
算発振器ＯＳＣ１が発振できるＨレベルの電位である。
次に、第２図(b) に示すように、ｔ１時にパルス幅Ｔ３
の第１番目の計数パルス信号Ｐ１が論理積演算発振器Ｏ
ＳＣ１〜ＯＳＣ３の各入力端Ａ１〜Ａ３に並列に与えら
れる。ここで、論理積演算発振器ＯＳＣ２及びＯＳＣ３
の入力端Ｂ２、Ｂ３には入力が入っていないので、これ
らは動作しないが、論理積演算発振器ＯＳＣ１は入力端
Ｂ１に計数命令信号Ｖｂが入力されているので、これと
入力端Ａ１に与えられるＨレベルの計数パルス信号Ｐ１
とにより、論理積演算発振器ＯＳＣ１が発振を開始し、
第２図(c) に示すように論理積出力を生じる。この論理
積出力は、論理積演算発振器ＯＳＣ１に接続された整流
回路ＲＣ１によって整流され、第２図(d) に示すような
Ｈレベルの整流出力が生成される。そして、この整流出
力が出てから、遅延時間Ｔ１をおいて、遅延回路ＤＥ11
から第２図(e) に示すような出力が発生する。この遅延
回路ＤＥ11の出力の一部は帰還回路ｆ１を通して論理積
演算発振器ＯＳＣ１の入力端Ａ１に入力される。ここ
で、遅延時間Ｔ１は、計数パルス信号Ｐ１のパルス幅Ｔ
３に対してＴ３＞Ｔ１の関係にあるから、論理積演算発
振器ＯＳＣ１が自己保持される。
の第１番目の計数パルス信号Ｐ１が論理積演算発振器Ｏ
ＳＣ１〜ＯＳＣ３の各入力端Ａ１〜Ａ３に並列に与えら
れる。ここで、論理積演算発振器ＯＳＣ２及びＯＳＣ３
の入力端Ｂ２、Ｂ３には入力が入っていないので、これ
らは動作しないが、論理積演算発振器ＯＳＣ１は入力端
Ｂ１に計数命令信号Ｖｂが入力されているので、これと
入力端Ａ１に与えられるＨレベルの計数パルス信号Ｐ１
とにより、論理積演算発振器ＯＳＣ１が発振を開始し、
第２図(c) に示すように論理積出力を生じる。この論理
積出力は、論理積演算発振器ＯＳＣ１に接続された整流
回路ＲＣ１によって整流され、第２図(d) に示すような
Ｈレベルの整流出力が生成される。そして、この整流出
力が出てから、遅延時間Ｔ１をおいて、遅延回路ＤＥ11
から第２図(e) に示すような出力が発生する。この遅延
回路ＤＥ11の出力の一部は帰還回路ｆ１を通して論理積
演算発振器ＯＳＣ１の入力端Ａ１に入力される。ここ
で、遅延時間Ｔ１は、計数パルス信号Ｐ１のパルス幅Ｔ
３に対してＴ３＞Ｔ１の関係にあるから、論理積演算発
振器ＯＳＣ１が自己保持される。
遅延回路ＤＥ11の出力は、遅延回路ＤＥ12を通して次段
の自己保持回路を構成する論理積演算発振器ＯＳＣ２の
入力端Ｂ２に入力される。この信号は、次段の自己保持
回路を構成する論理積演算発振器ＯＳＣ２に対する計数
命令信号となる。遅延回路ＤＥ12は、第２図(f) に示す
ように、入力端Ａ２への計数パルス信号入力がなくなっ
てから出力が出るような遅延時間Ｔ２を持つから、遅延
回路ＤＥ12から論理積演算発振器ＯＳＣ２に遅延出力が
与えられても、論理積演算発振器ＯＳＣ２には出力は発
生しない。
の自己保持回路を構成する論理積演算発振器ＯＳＣ２の
入力端Ｂ２に入力される。この信号は、次段の自己保持
回路を構成する論理積演算発振器ＯＳＣ２に対する計数
命令信号となる。遅延回路ＤＥ12は、第２図(f) に示す
ように、入力端Ａ２への計数パルス信号入力がなくなっ
てから出力が出るような遅延時間Ｔ２を持つから、遅延
回路ＤＥ12から論理積演算発振器ＯＳＣ２に遅延出力が
与えられても、論理積演算発振器ＯＳＣ２には出力は発
生しない。
次に、ｔ２時に第２番目の計数パルス信号Ｐ２が発生す
ると、論理積演算発振器ＯＳＣ１の自己保持動作によ
り、遅延回路ＤＥ12からの出力が、計数命令信号とし
て、継続して入力端Ｂ２に入力されているので、論理積
演算発振器ＯＳＣ２が発振動作を開始し、第２図(g) に
示すような論理積出力を生じる。この論理積出力が整流
回路ＲＣ２によって整流され、第２図(h) に示すように
Ｈレベルの整流出力が発生する。即ち、論理積演算発振
器ＯＳＣ２は２番目のパルスが発生したことをカウント
する。論理積演算発振器ＯＳＣ２は、遅延回路ＤＥ21及
び帰還回路ｆ２を通して入力端Ａ２に入力される帰還信
号により計数パルス信号Ｐ２を自己保持する。
ると、論理積演算発振器ＯＳＣ１の自己保持動作によ
り、遅延回路ＤＥ12からの出力が、計数命令信号とし
て、継続して入力端Ｂ２に入力されているので、論理積
演算発振器ＯＳＣ２が発振動作を開始し、第２図(g) に
示すような論理積出力を生じる。この論理積出力が整流
回路ＲＣ２によって整流され、第２図(h) に示すように
Ｈレベルの整流出力が発生する。即ち、論理積演算発振
器ＯＳＣ２は２番目のパルスが発生したことをカウント
する。論理積演算発振器ＯＳＣ２は、遅延回路ＤＥ21及
び帰還回路ｆ２を通して入力端Ａ２に入力される帰還信
号により計数パルス信号Ｐ２を自己保持する。
以上の動作は、自己保持回路の段数ｎだけ繰返され、最
終段の論理積演算発振器ＯＳＣｎが第ｎ番目のパルスを
カウントするカウンタが得られる。この実施例では段数
が３であるので、第２図(i)、(j) の遅延出力が生じた
後、最終段の論理積演算発振器ＯＳＣ３が第２図(k) に
示すような論理積出力を生じ、この論理積出力が整流回
路ＲＣ３によって整流され、第２図(l) に示すような整
流出力が得られる。この整流出力が第３番目の計数パル
ス信号Ｐ３を計数したことに対応する。
終段の論理積演算発振器ＯＳＣｎが第ｎ番目のパルスを
カウントするカウンタが得られる。この実施例では段数
が３であるので、第２図(i)、(j) の遅延出力が生じた
後、最終段の論理積演算発振器ＯＳＣ３が第２図(k) に
示すような論理積出力を生じ、この論理積出力が整流回
路ＲＣ３によって整流され、第２図(l) に示すような整
流出力が得られる。この整流出力が第３番目の計数パル
ス信号Ｐ３を計数したことに対応する。
次にフェイルセイフ性について説明する。
まず、論理積演算発振器ＯＳＣ１〜ＯＳＣ３は回路故障
で出力が発生しない回路であるから、回路故障を生じた
場合は発振動作をせず、出力が発生しない。従って次段
の自己保持回路に計数命令信号を供給できないから、最
終段の出力が出ないか、または最終段の出力が時間的に
遅れて生じるから、フェイルセイフである。
で出力が発生しない回路であるから、回路故障を生じた
場合は発振動作をせず、出力が発生しない。従って次段
の自己保持回路に計数命令信号を供給できないから、最
終段の出力が出ないか、または最終段の出力が時間的に
遅れて生じるから、フェイルセイフである。
整流回路ＲＣ１〜ＲＣ３は、回路故障で整流出力を生じ
ない回路であるから、次段の自己保持回路に出力を発生
できない。従って、最終段の出力が出ないか、また最終
段の出力が時間的に遅れて生じるから、フェイルセイフ
である。
ない回路であるから、次段の自己保持回路に出力を発生
できない。従って、最終段の出力が出ないか、また最終
段の出力が時間的に遅れて生じるから、フェイルセイフ
である。
遅延回路ＤＥ11、ＤＥ21及び遅延回路ＤＥ12、ＤＥ
22は、故障時に遅延出力が時間的に早く出力されること
のない回路であるから、回路故障を生じた場合、出力が
なくなり、遅延時間が長くなる故障モードとなるから、
フェイルセイフである。
22は、故障時に遅延出力が時間的に早く出力されること
のない回路であるから、回路故障を生じた場合、出力が
なくなり、遅延時間が長くなる故障モードとなるから、
フェイルセイフである。
各自己保持回路へのパルス入力に関しては、故障でパル
ス幅が延長されることのない計数パルス信号が与えられ
るので、フェイルセイフ性が保たれる。
ス幅が延長されることのない計数パルス信号が与えられ
るので、フェイルセイフ性が保たれる。
次に遅延回路ＤＥ11、ＤＥ12、ＤＥ21及びＤＥ22に回路
故障を生じた場合、出力がなくなり、遅延時間が長くな
る故障モードとなるから、フェイルセイフである。
故障を生じた場合、出力がなくなり、遅延時間が長くな
る故障モードとなるから、フェイルセイフである。
論理積演算発振器ＯＳＣ１〜ＯＳＣ３及び整流回路ＲＣ
１〜ＲＣ３は、例えば実開昭５７−４７６４号公報や特
公昭５１−３８２１１号公報等において公知のものを用
いるのが望ましい。上記公知文献で知られた論理積演算
発振器の一つはＲＣマイルバイブレータを用いており、
両入力端の電位が論理積演算発振器の電源電位Ｖｓより
も高い電位（電源枠外電位と称する）にあるときにのみ
発振動作をし、論理積出力を生じると共に、回路故障で
出力が発生しない回路を構成している。
１〜ＲＣ３は、例えば実開昭５７−４７６４号公報や特
公昭５１−３８２１１号公報等において公知のものを用
いるのが望ましい。上記公知文献で知られた論理積演算
発振器の一つはＲＣマイルバイブレータを用いており、
両入力端の電位が論理積演算発振器の電源電位Ｖｓより
も高い電位（電源枠外電位と称する）にあるときにのみ
発振動作をし、論理積出力を生じると共に、回路故障で
出力が発生しない回路を構成している。
第１図において、包枠Ｆで表示された本願発明のカウン
タより左側の回路は、論理積演算発振器ＯＳＣ１、ＯＳ
Ｃ２及びＯＳＣ３として、上記公知文献記載のものを用
いた場合に適した入力回路を示している。論理積演算発
振器ＯＳＣ１〜ＯＳＣ３は電源電圧Ｖｓの供給を受けて
動作する。電源電圧Ｖｓは計数命令信号となる入力電圧
Ｖｂを抵抗Ｒ１によって降圧して得られた電圧であり、
計数命令信号Ｖｂよりも低電圧である。論理演算発振器
ＯＳＣ１、ＯＳＣ２及びＯＳＣ３は、入力端Ａ１〜Ａ３
及びＢ１〜Ｂ３の電位が、電源電位Ｖｓよりも高い電源
枠外電位にあるときにのみ発振動作をし、論理積出力を
生じる。
タより左側の回路は、論理積演算発振器ＯＳＣ１、ＯＳ
Ｃ２及びＯＳＣ３として、上記公知文献記載のものを用
いた場合に適した入力回路を示している。論理積演算発
振器ＯＳＣ１〜ＯＳＣ３は電源電圧Ｖｓの供給を受けて
動作する。電源電圧Ｖｓは計数命令信号となる入力電圧
Ｖｂを抵抗Ｒ１によって降圧して得られた電圧であり、
計数命令信号Ｖｂよりも低電圧である。論理演算発振器
ＯＳＣ１、ＯＳＣ２及びＯＳＣ３は、入力端Ａ１〜Ａ３
及びＢ１〜Ｂ３の電位が、電源電位Ｖｓよりも高い電源
枠外電位にあるときにのみ発振動作をし、論理積出力を
生じる。
１はパルス発生器である。パルス発生器１は、論理演算
発振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ３の入力端Ｂ１〜
３に計数パルス信号Ｐ１〜Ｐ４を供給するために備えら
れており、抵抗Ｒ１を通して印加される入力電圧Ｖｂ
（計数命令信号）によって動作する。パルス発生器１は
故障時にパルス幅が延長されることのないもの、または
パルスが発生しない特性を有するものによって構成す
る。
発振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ３の入力端Ｂ１〜
３に計数パルス信号Ｐ１〜Ｐ４を供給するために備えら
れており、抵抗Ｒ１を通して印加される入力電圧Ｖｂ
（計数命令信号）によって動作する。パルス発生器１は
故障時にパルス幅が延長されることのないもの、または
パルスが発生しない特性を有するものによって構成す
る。
第３図は、このようなパルス発生器１の具体的な実施例
を示し、ユニジャンクション．トロンジスタＵＪＴを使
用した弛張発振回路となっている。Ｒ２〜Ｒ４は抵抗、
Ｃ１はコンデンサである。第３図のパルス発生器は回路
故障を生じると発振が停止するので、故障時に出力パル
スを生じることがない。即ち、故障時にパルス幅が延長
されることがない。第３図においては、抵抗Ｒ４の端子
間電圧をパルス出力として利用する回路構成となってい
るが、この後段に増幅器を設けてもよい。
を示し、ユニジャンクション．トロンジスタＵＪＴを使
用した弛張発振回路となっている。Ｒ２〜Ｒ４は抵抗、
Ｃ１はコンデンサである。第３図のパルス発生器は回路
故障を生じると発振が停止するので、故障時に出力パル
スを生じることがない。即ち、故障時にパルス幅が延長
されることがない。第３図においては、抵抗Ｒ４の端子
間電圧をパルス出力として利用する回路構成となってい
るが、この後段に増幅器を設けてもよい。
次に、論理積演算発振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ
３の計数パルス信号入力回路は、コンデンサＣ３とダイ
オードＤ３を直列に接続すると共に、コンデンサＣ３と
ダイオードＤ３との接続点にクランプ用ダイオードＤ４
を接続した構成とする。ダイオードＤ４は論理積演算発
振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ３の電源電位Ｖｓに
接続する。従って、発振器１から計数パルス信号入力が
ない場合、ダイオードＤ４のクランプ作用により、コン
デンサＣ３とダイオードＤ３及びＤ４との接続点の電位
が電源電位Ｖｓにクランプされ、入力端Ａ１、Ａ２及び
Ａ３の電位も電源電位Ｖｓにクランプされる。
３の計数パルス信号入力回路は、コンデンサＣ３とダイ
オードＤ３を直列に接続すると共に、コンデンサＣ３と
ダイオードＤ３との接続点にクランプ用ダイオードＤ４
を接続した構成とする。ダイオードＤ４は論理積演算発
振器ＯＳＣ１、ＯＳＣ２及びＯＳＣ３の電源電位Ｖｓに
接続する。従って、発振器１から計数パルス信号入力が
ない場合、ダイオードＤ４のクランプ作用により、コン
デンサＣ３とダイオードＤ３及びＤ４との接続点の電位
が電源電位Ｖｓにクランプされ、入力端Ａ１、Ａ２及び
Ａ３の電位も電源電位Ｖｓにクランプされる。
入力端Ａ１、Ａ２及びＡ３の電位が電源電位Ｖｓクラン
プされている間は、論理積演算発振器ＯＳＣ１、ＯＳＣ
２及びＯＳＣ３は発振動作をしないが、発振器１から計
数パルス信号が増幅され電源枠外電位以上の電圧で出力
されると、この計数パルス信号がコンデンサＣ３を介し
てコンデンサＣ３とダイオードＤ３との接続点のクラン
プ電位（電源電位Ｖｓ）に加算され、入力端Ａ１、Ａ２
及びＡ３の電位が電源枠外電位に保たれる。このため、
入力端Ｂ１、Ｂ２、Ｂ３のそれぞれに電源枠外電位の計
数命令信号入力があることを条件に、論理積演算発振器
ＯＳＣ１、ＯＳＣ２及びＯＳＣ３のそれぞれが発振動作
する。
プされている間は、論理積演算発振器ＯＳＣ１、ＯＳＣ
２及びＯＳＣ３は発振動作をしないが、発振器１から計
数パルス信号が増幅され電源枠外電位以上の電圧で出力
されると、この計数パルス信号がコンデンサＣ３を介し
てコンデンサＣ３とダイオードＤ３との接続点のクラン
プ電位（電源電位Ｖｓ）に加算され、入力端Ａ１、Ａ２
及びＡ３の電位が電源枠外電位に保たれる。このため、
入力端Ｂ１、Ｂ２、Ｂ３のそれぞれに電源枠外電位の計
数命令信号入力があることを条件に、論理積演算発振器
ＯＳＣ１、ＯＳＣ２及びＯＳＣ３のそれぞれが発振動作
する。
次に、論理積演算発振器ＯＳＣ１〜ＯＳＣ３及び整流回
路ＲＣ１〜ＲＣ３として実開昭５７−４７６４号公報や
特公昭５１−３８２１１号公報等において公知のものを
用いると共に、第３図に示すようなパルス発生器１を用
い、第１図に示すような入力回路を構成した場合のフェ
イルセイフ性について説明する。
路ＲＣ１〜ＲＣ３として実開昭５７−４７６４号公報や
特公昭５１−３８２１１号公報等において公知のものを
用いると共に、第３図に示すようなパルス発生器１を用
い、第１図に示すような入力回路を構成した場合のフェ
イルセイフ性について説明する。
まず、パルス発生器１は故障時にパルス幅が延長される
ことがないから、例えば、遅延回路ＤＥ12、ＤＥ22の出
力がその前に与えられた計数パルス信号信号と重なり、
計数が誤って進む等の事態を招くことがない。従って、
最終段の出力が出るまでの時間が短縮されることがなく
フェイルセイフである。
ことがないから、例えば、遅延回路ＤＥ12、ＤＥ22の出
力がその前に与えられた計数パルス信号信号と重なり、
計数が誤って進む等の事態を招くことがない。従って、
最終段の出力が出るまでの時間が短縮されることがなく
フェイルセイフである。
更にパルス発生器１から各自己保持回路へのパルス入力
回路に関しては、次の通りフェイルセイフ性が保たれ
る。
回路に関しては、次の通りフェイルセイフ性が保たれ
る。
（イ）コンデンサＣ３の故障 短絡時には入力端Ａ１、Ａ２及びＡ３における電位を電
源枠外電位に保つことができないので、論理積演算発振
器ＯＳＣ１〜ＯＳＣ３が発振しない。また、開放故障時
にはパルス発生器１からのパルスが入力されないから、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振しない。
源枠外電位に保つことができないので、論理積演算発振
器ＯＳＣ１〜ＯＳＣ３が発振しない。また、開放故障時
にはパルス発生器１からのパルスが入力されないから、
論理積演算発振器ＯＳＣ１〜ＯＳＣ３が発振しない。
（ロ）ダイオードＤ４の故障 短絡時にはパルス発生器１から入力端Ａ１、Ａ２及びＡ
３に対してパルス入力が入らない。開放時にはコンデン
サＣ３の蓄積電荷を放電するルートがなくなるので、パ
ルスを入力することができない。
３に対してパルス入力が入らない。開放時にはコンデン
サＣ３の蓄積電荷を放電するルートがなくなるので、パ
ルスを入力することができない。
（ハ）ダイオードＤ３の故障 短絡時には自己保持動作がなされない。例えば、論理積
演算発振器ＯＳＣ１のダイオードＤ３が短絡すれば、入
力パルスが消滅したとき（Ｌレベルになったとき）、ダ
イオードＤ４からコンデンサＣ３へ放電電流が流れるの
で、このとき、入力端Ａ１は、電位Ｖｓとなって発振を
停止し、自己保持できない。また、開放時にはパルスが
入力されない。
演算発振器ＯＳＣ１のダイオードＤ３が短絡すれば、入
力パルスが消滅したとき（Ｌレベルになったとき）、ダ
イオードＤ４からコンデンサＣ３へ放電電流が流れるの
で、このとき、入力端Ａ１は、電位Ｖｓとなって発振を
停止し、自己保持できない。また、開放時にはパルスが
入力されない。
つまり、断線、短絡の何れの故障の場合にも、出力がな
くなるかまたは最終出力の発生する時間が遅延されるか
ら、フェイルセイフである。
くなるかまたは最終出力の発生する時間が遅延されるか
ら、フェイルセイフである。
＜発明の効果＞ 以上述べたように、本発明によれば、次の効果が得られ
る。
る。
（ａ）ステアリング回路や３値入力を必要としない簡単
な回路構成で、自己保持回路の段数に応じた数ｎに応じ
たｎ番目の計数パルス信号をカウントし、出力するカウ
ンタを提供できる。
な回路構成で、自己保持回路の段数に応じた数ｎに応じ
たｎ番目の計数パルス信号をカウントし、出力するカウ
ンタを提供できる。
（ｂ）ステアリング回路や３値入力を必要としない簡単
な回路構成で、故障時には、自己保持回路に振幅軸上の
非対称誤り出力特性を持たせると共に、遅延回路と入力
パルスに時間軸上の非対称誤り出力特性を持たせ、出力
電圧と計数時間に関して、非対称誤り特性を持たせたフ
ェイルセイフなカウンタを提供できる。
な回路構成で、故障時には、自己保持回路に振幅軸上の
非対称誤り出力特性を持たせると共に、遅延回路と入力
パルスに時間軸上の非対称誤り出力特性を持たせ、出力
電圧と計数時間に関して、非対称誤り特性を持たせたフ
ェイルセイフなカウンタを提供できる。
（ｃ）各自己保持回路へのパルス入力に関しては、故障
でパルス幅が延長されることのない計数パルス信号が与
えられるので、フェイルセイフ性が保たれる。
でパルス幅が延長されることのない計数パルス信号が与
えられるので、フェイルセイフ性が保たれる。
【図面の簡単な説明】 第１図は本発明に係るカウンタの電気回路図、第２図は
本発明に係るカウンタの動作を説明するためのタイムチ
ャート、第３図は本発明に用い得るパルス発生器の電気
回路図である。 １……パルス発生器 ＯＳＣ１〜ＯＳＣ３……論理積演算発振器 ＲＣ１〜ＲＣ３……整流回路 ＤＥ11、ＤＥ12、ＤＥ21、ＤＥ22……遅延回路
本発明に係るカウンタの動作を説明するためのタイムチ
ャート、第３図は本発明に用い得るパルス発生器の電気
回路図である。 １……パルス発生器 ＯＳＣ１〜ＯＳＣ３……論理積演算発振器 ＲＣ１〜ＲＣ３……整流回路 ＤＥ11、ＤＥ12、ＤＥ21、ＤＥ22……遅延回路
Claims (1)
- 【請求項１】複数の自己保持回路と、遅延回路とを有
し、前段の自己保持回路の出力発生を条件として次段の
自己保持回路の計数出力が発生するカウンタであって、 前記自己保持回路は、論理積演算発振器と、整流回路
と、他の遅延回路と、帰還回路とを有しており、 前記論理積演算発振器は、少なくとも２つの入力端を持
ち、前記入力端の一方に故障でパルス幅が延長されるこ
とのない計数パルス信号が与えられ、前記入力端の他方
に計数命令信号が与えられ、前記計数パルス信号及び前
記計数命令信号が電源枠外電位にあるときに発振動作を
して前記計数パルス信号と前記計数命令信号との論理積
出力を生じ、回路故障で出力が発生しない回路であり、 前記整流回路は、前記論理積演算発振器の後段に備えら
れ前記論理積出力を整流して出力し、回路故障で整流出
力を生じない回路であり、 前記他の遅延回路は、前記整流回路の後段に備えられ、
前記整流回路から整流出力が与えられた時を基準にして
所定の時間遅れをもって遅延出力を生じ、故障時に前記
遅延出力が時間的に早く出力されることのない回路であ
り、 前記帰還回路は、前記他の遅延回路を通して得られた信
号を前記論理積演算発振器の前記入力端の一方に帰還さ
せて前記論理積演算発振器に自己保持動作をさせる回路
であり、 前記遅延回路は、前記自己保持回路の段間に接続され、
入力時を基準にして所定の時間だけ遅れて、かつ、前記
計数パルス信号の消滅後に遅延出力が出るような遅延時
間を持ち、故障時に前記遅延出力が時間的に早く出力さ
れることのない回路であり、 前記自己保持回路のうち、初段の自己保持回路を構成す
る前記論理積演算発振器は、前記計数命令信号が外部か
ら与えられ、他の自己保持回路を構成する前記論理積演
算発振器は、前記入力端の他方に対し前記遅延回路を通
して前段の自己保持回路から前記計数命令信号が供給さ
れること を特徴とするカウンタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154484A JPH0656952B2 (ja) | 1984-03-17 | 1984-03-17 | カウンタ |
| US06/712,902 US4667184A (en) | 1984-03-17 | 1985-03-18 | Apparatus for counting enumeration input pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5154484A JPH0656952B2 (ja) | 1984-03-17 | 1984-03-17 | カウンタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092249A Division JPH077418A (ja) | 1993-03-26 | 1993-03-26 | カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194826A JPS60194826A (ja) | 1985-10-03 |
| JPH0656952B2 true JPH0656952B2 (ja) | 1994-07-27 |
Family
ID=12889962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5154484A Expired - Lifetime JPH0656952B2 (ja) | 1984-03-17 | 1984-03-17 | カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656952B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0644655B1 (en) * | 1993-03-31 | 1997-11-05 | The Nippon Signal Co. Ltd. | On-delay circuit |
-
1984
- 1984-03-17 JP JP5154484A patent/JPH0656952B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60194826A (ja) | 1985-10-03 |
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