JPH01231449A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
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- JPH01231449A JPH01231449A JP63056081A JP5608188A JPH01231449A JP H01231449 A JPH01231449 A JP H01231449A JP 63056081 A JP63056081 A JP 63056081A JP 5608188 A JP5608188 A JP 5608188A JP H01231449 A JPH01231449 A JP H01231449A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- data signal
- input
- flip
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機の通話路装置等に使用する位相同期回路
に係り、特に異なる位相で入力してくる超高速の信号を
同一周波数のクロックに従って信号再生するビット位相
同期回路に関する。
に係り、特に異なる位相で入力してくる超高速の信号を
同一周波数のクロックに従って信号再生するビット位相
同期回路に関する。
例えば、交換機の通話路装置は、夫々異った位相で入力
してくる信号ｔ−同一周波数のクロックに促って信号再
生するため、各入力信号の位相を調整する位相同期回路
ｔ−ｇ備している。
してくる信号ｔ−同一周波数のクロックに促って信号再
生するため、各入力信号の位相を調整する位相同期回路
ｔ−ｇ備している。
従来の位相同期回路は、第６図に示す様に、遅延素子Ｄ
Ｌ１．ＤＬ２により位相がτづつ異なる３つのクロック
を作成し、入力信号を夫々のクロックで取り込み、取り
込み値８１，８２．８３を得る（第７図参照）。Ｓｌと
８２の値が同一のとき、入力信号とクロックの位相がと
れていると判断し、Ｓ２を再生出力としている。そして
、８１＼Ｓ２の場合は、コントロール信号でスイッチを
切換えて入力信号に順次一定値ごとの遅延を与え、Ｓ、
＝ Ｓ、となるまでこれを繰り返すようＫしている。
Ｌ１．ＤＬ２により位相がτづつ異なる３つのクロック
を作成し、入力信号を夫々のクロックで取り込み、取り
込み値８１，８２．８３を得る（第７図参照）。Ｓｌと
８２の値が同一のとき、入力信号とクロックの位相がと
れていると判断し、Ｓ２を再生出力としている。そして
、８１＼Ｓ２の場合は、コントロール信号でスイッチを
切換えて入力信号に順次一定値ごとの遅延を与え、Ｓ、
＝ Ｓ、となるまでこれを繰り返すようＫしている。
同、従来の位相同期回路に関連するものとして、１９８
６インターナシ田ナル チューリッヒセミナー オン
ディジタルコミエニケーシ１ン論文集Ｃ４、１−Ｃ４、
４（１９８６ＩｎｔｅｒｎａｔｉｏｎａｌＺｕｒｉｃｈ
Ｓｅｍ１ｎａｒ ｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｍｕ
ｎｉｃａｔ １ｏｎｓ 論文集Ｃ４，１−Ｃ４，４）が
ある。
６インターナシ田ナル チューリッヒセミナー オン
ディジタルコミエニケーシ１ン論文集Ｃ４、１−Ｃ４、
４（１９８６ＩｎｔｅｒｎａｔｉｏｎａｌＺｕｒｉｃｈ
Ｓｅｍ１ｎａｒ ｏｎ Ｄｉｇｉｔａｌ Ｃｏｍｍｕ
ｎｉｃａｔ １ｏｎｓ 論文集Ｃ４，１−Ｃ４，４）が
ある。
交換機において、ビット同期回路は回線毎に必要となる
。そのため大規模システムを構成する際は、ビット同期
回路をＬＳＩ化する必要がある。
。そのため大規模システムを構成する際は、ビット同期
回路をＬＳＩ化する必要がある。
その場合、上記従来技術は、入力信号を内部ゲートを用
いて遅延させることになるため、内部ゲートの伝搬遅延
時間のバラツキを考慮しなければならず、遅延時間が最
小の場合に対応するために多数の遅延ゲートが必要とな
り、また遅延時間が最大の場合に対応する友めに、遅延
間隔が大きくならないように細かく遅延量を設定する必
要があるので、遅延回路及び遅延量の制御を行う制御回
路の規模が大きくなる。
いて遅延させることになるため、内部ゲートの伝搬遅延
時間のバラツキを考慮しなければならず、遅延時間が最
小の場合に対応するために多数の遅延ゲートが必要とな
り、また遅延時間が最大の場合に対応する友めに、遅延
間隔が大きくならないように細かく遅延量を設定する必
要があるので、遅延回路及び遅延量の制御を行う制御回
路の規模が大きくなる。
本発明の課題は、ゲート遅延時間のバラツキの影響が少
ないＬＳＩ化に適し九ビット位相同期回路を提供するこ
とにある。
ないＬＳＩ化に適し九ビット位相同期回路を提供するこ
とにある。
上記課題は、互いに位相の異なるｎ種のクロックにより
データ信号をラッチするｎ個のラッチ部と、各ラッチ部
からの出力よりデータ信号の変化位相の検出を一定時間
行い、データ信号の変化位相を記憶する検出部と、該検
出部からのデータ１ｇ号の変化位相のｄピ憶円容より前
記の互いに位相の異なるｎ種のクロックの中からデータ
信号の再生を行５再生クロックを選択する再生クロック
選択回路と、該再生クロックによりデータ信号を打ち抜
き再生データ信号とし、該褥生データ１Ｍ号に適当な：
ｊ！Ａ延を与えた後システムクロックで打ち直すことに
より位相同期を行う位相同期部を設けることで達成され
る。
データ信号をラッチするｎ個のラッチ部と、各ラッチ部
からの出力よりデータ信号の変化位相の検出を一定時間
行い、データ信号の変化位相を記憶する検出部と、該検
出部からのデータ１ｇ号の変化位相のｄピ憶円容より前
記の互いに位相の異なるｎ種のクロックの中からデータ
信号の再生を行５再生クロックを選択する再生クロック
選択回路と、該再生クロックによりデータ信号を打ち抜
き再生データ信号とし、該褥生データ１Ｍ号に適当な：
ｊ！Ａ延を与えた後システムクロックで打ち直すことに
より位相同期を行う位相同期部を設けることで達成され
る。
上記ラッチ部は、異なる位相を持つクロックによりデー
タ信号をラッチするので、そのラッチした結果を見るこ
とにより、検出部はデータ信号の変化位相を検出する。
タ信号をラッチするので、そのラッチした結果を見るこ
とにより、検出部はデータ信号の変化位相を検出する。
検出部は一定時間検出を行いその間検出した変化位相を
記憶する。再生クロック選択回路は、その検出結果によ
りデータ信号の変化時点を避けて安定してデータ信号を
再生可能な位相を持つクロックを前記位相の異なるｎａ
Ｉのクロックの中から選択する。同期部は、該再生クロ
ックによりデータ信号を打ち抜き再生データとし、それ
をシステムクロックで安定して打ち抜けるようにするた
め、該再生データに適当な遅延を与えることによりシス
テムクロックで該再生データの変化時点を避けて打ち直
す。これによりデータ信号をシステムクロックに同期さ
せることが出来る。
記憶する。再生クロック選択回路は、その検出結果によ
りデータ信号の変化時点を避けて安定してデータ信号を
再生可能な位相を持つクロックを前記位相の異なるｎａ
Ｉのクロックの中から選択する。同期部は、該再生クロ
ックによりデータ信号を打ち抜き再生データとし、それ
をシステムクロックで安定して打ち抜けるようにするた
め、該再生データに適当な遅延を与えることによりシス
テムクロックで該再生データの変化時点を避けて打ち直
す。これによりデータ信号をシステムクロックに同期さ
せることが出来る。
以下、本発明の一実施例を第１図乃至第５図を参照して
説明する。
説明する。
第１囚は、本発明の一実施例に係るビット位相同期回路
の構成図である。ビット位相同期回路はラッチ部１０と
、検出部２０と、再生クロック検出部３０と、位相同期
部４０から成る。
の構成図である。ビット位相同期回路はラッチ部１０と
、検出部２０と、再生クロック検出部３０と、位相同期
部４０から成る。
ラッチ部１０は、４個の７リツプフロツプ１１゜１２、
１３．１４ｔ”備えてなり、夫々のフリップフロップ１
１．１２．１３．１４のＤ端子には入力データ信号が入
力される。また、各７リツプフロツプ１１〜１４のＣ端
子には、９０°づつ位相の異なるクロックＣＫｌ、ＣＫ
２．ＣＫ５．ＣＫ４が供給される。
１３．１４ｔ”備えてなり、夫々のフリップフロップ１
１．１２．１３．１４のＤ端子には入力データ信号が入
力される。また、各７リツプフロツプ１１〜１４のＣ端
子には、９０°づつ位相の異なるクロックＣＫｌ、ＣＫ
２．ＣＫ５．ＣＫ４が供給される。
検出部２０は、４個Ｏｇｘｏａゲー） ２０１．２０２
゜２０３、２０４と、４個＋７）ＯＲゲー） ２０５
、２０６ 、２０７゜２０８と、４個のフリップフロッ
プ２０９．２１０．２１１．２１２ ｔｌｌｉｉえテ
イル。ｇＸＯＲゲー）２０１１Ｃ７ｄフリツプフロツプ
１１の見出力と７リツプフロツプ１２の見出力が入力さ
れ、ＦｉＸＯＲゲート２ｏ２にはフリップフロップ１２
の見出力とフリップフロップ１５の見出力が入力され、
ＥＸＵＲゲート２０５にはフリップ７０ツブ１３の見出
力と７リツプフロツプ１４の見出力が入力され、ｇＸＯ
Ｒゲート２ｏ４にはフリップフロップ１４の見出力とフ
リップ７０ツブ１５の見出力が入力され、ＯＲゲート２
ｏ５にはＣＫ４とフリップフロップ２０９のＱ出力が入
力され、ＯＲゲート２０６にはＣＫ１とフリップフロッ
プ２１０のＱ出力が入力され、ＯＲゲート２０７にはＣ
Ｋ２とフリップフロップ２１１のＱ出力が入力され、Ｏ
Ｒゲート２０８にはＣＫ３とフリップフロップ２１２の
Ｑａｌ力が入力され、フリップフロップ２０９゜２１０
、２１１．２１２のＤ端子にはそれぞれｂｘｏＲ−ゲ−
） ２０１．２０２．２０３．２０４の出力が入力し、
フリップフロップ２０９．２１０．２１１．２１２ の
Ｃ端子にはそれぞれＣＫ４．ＣＫ１ 、ＣＫ２．ＣＫ３
が供給され、フリップフロップ２０９．２１０．２１１
．２１２ のＲ端子にはビット同期回路の起動時ビット
位相同期回路に入力されるリセット信号Ｂ、１４８が入
力される。
゜２０３、２０４と、４個＋７）ＯＲゲー） ２０５
、２０６ 、２０７゜２０８と、４個のフリップフロッ
プ２０９．２１０．２１１．２１２ ｔｌｌｉｉえテ
イル。ｇＸＯＲゲー）２０１１Ｃ７ｄフリツプフロツプ
１１の見出力と７リツプフロツプ１２の見出力が入力さ
れ、ＦｉＸＯＲゲート２ｏ２にはフリップフロップ１２
の見出力とフリップフロップ１５の見出力が入力され、
ＥＸＵＲゲート２０５にはフリップ７０ツブ１３の見出
力と７リツプフロツプ１４の見出力が入力され、ｇＸＯ
Ｒゲート２ｏ４にはフリップフロップ１４の見出力とフ
リップ７０ツブ１５の見出力が入力され、ＯＲゲート２
ｏ５にはＣＫ４とフリップフロップ２０９のＱ出力が入
力され、ＯＲゲート２０６にはＣＫ１とフリップフロッ
プ２１０のＱ出力が入力され、ＯＲゲート２０７にはＣ
Ｋ２とフリップフロップ２１１のＱ出力が入力され、Ｏ
Ｒゲート２０８にはＣＫ３とフリップフロップ２１２の
Ｑａｌ力が入力され、フリップフロップ２０９゜２１０
、２１１．２１２のＤ端子にはそれぞれｂｘｏＲ−ゲ−
） ２０１．２０２．２０３．２０４の出力が入力し、
フリップフロップ２０９．２１０．２１１．２１２ の
Ｃ端子にはそれぞれＣＫ４．ＣＫ１ 、ＣＫ２．ＣＫ３
が供給され、フリップフロップ２０９．２１０．２１１
．２１２ のＲ端子にはビット同期回路の起動時ビット
位相同期回路に入力されるリセット信号Ｂ、１４８が入
力される。
再生クロック選択部３０には、フリップフロップ２０９
、２１０．２１１．２１２のＱ出力８１．８２．８５．
８４が入力され、再生クロック選択信号ＣＩ、 Ｃ２，
Ｃ３，Ｃ４を出力する。この再生クロック選択信号ＣＩ
、Ｃ２、Ｃ５，Ｃ４はそれぞれフリップフロップ１１，
１２゜１５．１４ のＲ端子に入力される。位相同期部
４０は０几ゲー） ４１．４２と、フリップフロップ４
３．４４ヲ備えており、ＯＲゲート４１にはフリップフ
ロップ１１，１２．１３のＱ出力が入力され、フリップ
フロップ４３のＤ端子にはフリップフロップ１４のＱ出
力が入力され、Ｃ端子にはＣＫ２が供給され、Ｒ端子に
は再生クロック選択部３０の出力Ｃ４が入力される。（
ＪＲゲート４２には、ＯＲゲート４１の出力とフリップ
フロップ４５のＱ出力が入力され、フリップ７０ツブ４
４のＤ端子にはＯＲゲート４２の出力が入力され、Ｃ端
子にはＣＫ１が供給され、Ｑ出力より再生データ信号を
出力する。
、２１０．２１１．２１２のＱ出力８１．８２．８５．
８４が入力され、再生クロック選択信号ＣＩ、 Ｃ２，
Ｃ３，Ｃ４を出力する。この再生クロック選択信号ＣＩ
、Ｃ２、Ｃ５，Ｃ４はそれぞれフリップフロップ１１，
１２゜１５．１４ のＲ端子に入力される。位相同期部
４０は０几ゲー） ４１．４２と、フリップフロップ４
３．４４ヲ備えており、ＯＲゲート４１にはフリップフ
ロップ１１，１２．１３のＱ出力が入力され、フリップ
フロップ４３のＤ端子にはフリップフロップ１４のＱ出
力が入力され、Ｃ端子にはＣＫ２が供給され、Ｒ端子に
は再生クロック選択部３０の出力Ｃ４が入力される。（
ＪＲゲート４２には、ＯＲゲート４１の出力とフリップ
フロップ４５のＱ出力が入力され、フリップ７０ツブ４
４のＤ端子にはＯＲゲート４２の出力が入力され、Ｃ端
子にはＣＫ１が供給され、Ｑ出力より再生データ信号を
出力する。
第２図は、９０°づつ位相の異なる４糧のクロックＣＫ
１ 、ＣＫ２．ＣＫ３．ＣＫ４ｔ−システムクロックよ
り侍るｔめのクロック作成回路を示し之ものであり、５
１はシステムクロックをその周期の４分の１（９０°〕
遅延させるための遅Ｉｌ＆素子でるり、５２．５５はイ
ンバータである。
１ 、ＣＫ２．ＣＫ３．ＣＫ４ｔ−システムクロックよ
り侍るｔめのクロック作成回路を示し之ものであり、５
１はシステムクロックをその周期の４分の１（９０°〕
遅延させるための遅Ｉｌ＆素子でるり、５２．５５はイ
ンバータである。
次に、上述し北構成のビット位相同期回路の動作を説明
する。
する。
ビット同期回路起動時、第５図のタイミングチャートに
示すリセット信号ＲＥＳとセット信号ＳＥＴが入力され
る。）ＬＥＳによりフリップ７０ツブ２０９ 、２１０
、２１１ 、２１２がリセットされ、Ｑ出力８１．８
２，８３．８４がＬとなる。ま之これによりＯＲゲート
２０５．２０６．２０７．２０８の片方の入力がＬとな
るので、クロックＣＫ１．ＣＫ２．ＣＫ３．ＣＫ４＞Ｅ
それぞれフリップフロップ２０９゜２１０、２１１．２
１２に供給される。そして、ＲＥＳが栴びＨにな−）’
ｆＣ時点からフリップフロップはデータの取込み可能と
なる。一方、Ｈ，Ｒ８と同時にＳＢＴが丹生クロック選
択回路に入力される。このＳＥＴによりクロック選択信
号ＣＩ、Ｃ２，Ｃ３゜Ｃ４がＨとなり、フリップフロッ
プＩＬ １２．１３゜１４のＲ端子がＨとなり、全てが
動作状態となる。
示すリセット信号ＲＥＳとセット信号ＳＥＴが入力され
る。）ＬＥＳによりフリップ７０ツブ２０９ 、２１０
、２１１ 、２１２がリセットされ、Ｑ出力８１．８
２，８３．８４がＬとなる。ま之これによりＯＲゲート
２０５．２０６．２０７．２０８の片方の入力がＬとな
るので、クロックＣＫ１．ＣＫ２．ＣＫ３．ＣＫ４＞Ｅ
それぞれフリップフロップ２０９゜２１０、２１１．２
１２に供給される。そして、ＲＥＳが栴びＨにな−）’
ｆＣ時点からフリップフロップはデータの取込み可能と
なる。一方、Ｈ，Ｒ８と同時にＳＢＴが丹生クロック選
択回路に入力される。このＳＥＴによりクロック選択信
号ＣＩ、Ｃ２，Ｃ３゜Ｃ４がＨとなり、フリップフロッ
プＩＬ １２．１３゜１４のＲ端子がＨとなり、全てが
動作状態となる。
検出はＲＥＳの立上りから８ＥＴがＨの間行われる。
ラッチ部１０の７リツプフロツプ１１．１２．１５．１
４は入力データ信号音９０°づつ位相の異なるクロック
ＣＫ１．ＣＫ２．ＣＫ３．ＣＫ４の立上りでラッチする
。そして、９０″位相の異なるクロックでラッチされ友
結米４組を検出部２０のＥＸＯＲゲート２０１．２０２
．２０３．２０４に入力する。ＦＸＯＲゲー） ２０１
．２０２．２０５．２０４は、２つの入カイｌが異なる
場合出力がＨとなるので、入力データ信号をフリップフ
ロップ１１．１２．１３．１４でラッチしｔ後、ＥＸ（
ＪＲゲート２０１．２０２．２０３．２０４の出力を見
ることによりどのクロック間で入力データ１百号が変化
したかを確定出来る。フリップ７０ツブ２０９．２１０
．２１１，２１２は、慎出結米ｔそれぞれＣＫ４゜ＣＫ
１．ＣＫ２．ＣＫ３でラッチする。例えはフリップフロ
ップ２０９の場合、フリップフロップ１１と１２におい
てＣＫ１．ＣＫ４により入力データ１ｇ号をラッチしに
後、Ｆ２ＸＯＲゲート２０１でデータ変化の有無を判定
し、その結果をＣＫ４でラッチする。フリップフロップ
２０９．２１０．２１１．２１２は、データ変化をラッ
チするとそのＱ出力がＨとなるためそれに接続されてい
るＯＲゲートの片方の入力がＨとなり、その出力がＨで
固定され、そのＯＲゲートに接続されるフリップフロッ
プに供給されなくなり、Ｑ出力がＨで保持される。すな
わち、横出勘間中−度でもデータ変化位相を検出すると
、その慣出回路の出力はＨとなる。データ変化位相の検
出ｌ−ｊ８ｇＴがＬに戻りた時点で終わり、再生クロッ
ク選択部３０は、検出部２０の出力８１，８２゜８５．
８４よりＭ３図に示す再生クロック選択論壇表に従い再
生クロック′ｆ：選択する。選択結果は再生クロック遍
択１！号ＣＩ、Ｃ２，Ｃ５，Ｃ４として出力される。そ
して再生クロック選択信号ＣＬ Ｃ２，ＣＭ、Ｃ４によ
り、アリツブフロップ１１、１２．１３．１４の内選択
され友クロック以外のクロックを入力とするものをその
凡端子’ｔＬとすることで停止させ、そのＱ出力ｔ−Ｌ
とする。次Ｋ、再生されたデータ信号は、位相同期部４
０に入力される。アリツブフロップ１４で入力データ信
号を再生する場合ｔ−除いて、再生データ’！ｉ０Ｒゲ
ート４１゜４２ｔ−通過させ後、ＣＫ１ （システムク
ロック）によりラッチし、位相同期を行う。フリップ７
ｏツブ１４で入力データ信号を再生する場合はフリップ
フロップ４４のセットアツプ時間が不足するので、−旦
ＣＫ２によりラッチすることで遅延させ、フリップフロ
ップ４４０セツトアツプ時間を保障した後、フリップ７
ａツブ４゛４でＣＫ１によりラッチし、位相同期を行う
。
４は入力データ信号音９０°づつ位相の異なるクロック
ＣＫ１．ＣＫ２．ＣＫ３．ＣＫ４の立上りでラッチする
。そして、９０″位相の異なるクロックでラッチされ友
結米４組を検出部２０のＥＸＯＲゲート２０１．２０２
．２０３．２０４に入力する。ＦＸＯＲゲー） ２０１
．２０２．２０５．２０４は、２つの入カイｌが異なる
場合出力がＨとなるので、入力データ信号をフリップフ
ロップ１１．１２．１３．１４でラッチしｔ後、ＥＸ（
ＪＲゲート２０１．２０２．２０３．２０４の出力を見
ることによりどのクロック間で入力データ１百号が変化
したかを確定出来る。フリップ７０ツブ２０９．２１０
．２１１，２１２は、慎出結米ｔそれぞれＣＫ４゜ＣＫ
１．ＣＫ２．ＣＫ３でラッチする。例えはフリップフロ
ップ２０９の場合、フリップフロップ１１と１２におい
てＣＫ１．ＣＫ４により入力データ１ｇ号をラッチしに
後、Ｆ２ＸＯＲゲート２０１でデータ変化の有無を判定
し、その結果をＣＫ４でラッチする。フリップフロップ
２０９．２１０．２１１．２１２は、データ変化をラッ
チするとそのＱ出力がＨとなるためそれに接続されてい
るＯＲゲートの片方の入力がＨとなり、その出力がＨで
固定され、そのＯＲゲートに接続されるフリップフロッ
プに供給されなくなり、Ｑ出力がＨで保持される。すな
わち、横出勘間中−度でもデータ変化位相を検出すると
、その慣出回路の出力はＨとなる。データ変化位相の検
出ｌ−ｊ８ｇＴがＬに戻りた時点で終わり、再生クロッ
ク選択部３０は、検出部２０の出力８１，８２゜８５．
８４よりＭ３図に示す再生クロック選択論壇表に従い再
生クロック′ｆ：選択する。選択結果は再生クロック遍
択１！号ＣＩ、Ｃ２，Ｃ５，Ｃ４として出力される。そ
して再生クロック選択信号ＣＬ Ｃ２，ＣＭ、Ｃ４によ
り、アリツブフロップ１１、１２．１３．１４の内選択
され友クロック以外のクロックを入力とするものをその
凡端子’ｔＬとすることで停止させ、そのＱ出力ｔ−Ｌ
とする。次Ｋ、再生されたデータ信号は、位相同期部４
０に入力される。アリツブフロップ１４で入力データ信
号を再生する場合ｔ−除いて、再生データ’！ｉ０Ｒゲ
ート４１゜４２ｔ−通過させ後、ＣＫ１ （システムク
ロック）によりラッチし、位相同期を行う。フリップ７
ｏツブ１４で入力データ信号を再生する場合はフリップ
フロップ４４のセットアツプ時間が不足するので、−旦
ＣＫ２によりラッチすることで遅延させ、フリップフロ
ップ４４０セツトアツプ時間を保障した後、フリップ７
ａツブ４゛４でＣＫ１によりラッチし、位相同期を行う
。
次に、第４０のタイムチャートを参照して、動作例を説
明する。ｆＪ、４０においてＤＩ、Ｄｌ、ＤＳは入力デ
ータ信号であり、入力データに位相雑音があり、データ
変化位相変動が生じている場合を示したものでるり、Ｄ
ｌが最も早く位相が友化する時であり、ＤＳが最も遅く
位相が変化する時であり、ｉ）１がＤｌとＤＳの中間で
位相夏化する時の成形である。るる−足時間検出続ける
と、Ｄｌ。
明する。ｆＪ、４０においてＤＩ、Ｄｌ、ＤＳは入力デ
ータ信号であり、入力データに位相雑音があり、データ
変化位相変動が生じている場合を示したものでるり、Ｄ
ｌが最も早く位相が友化する時であり、ＤＳが最も遅く
位相が変化する時であり、ｉ）１がＤｌとＤＳの中間で
位相夏化する時の成形である。るる−足時間検出続ける
と、Ｄｌ。
Ｄｌ、ＤＳの状態が全て生じることになる。重列では、
Ｄｌの場合ＣＫ１とＣＭ２の間でデータ変化が起り、Ｄ
ｌの場合ＣＫ４とＣＫ１の間でデータ変化が起り、ＤＳ
の場合ＣＫ２とＣＭ３の間でデータ変化が起る。それに
よりフリップフロップ２０９、２１０．２１２のＱ出力
８１，８２．８４がＨとなる。そして再生クロック選択
部は、第２図の再生クロック選択表に従ってＣＫ３ｉ再
生クロックとして選択する。ＣＭ５の立上り点は、ＤＩ
、Ｄｌ、ＤＳのどのデータ中にも含まれており、正確に
データを再生出来る。
Ｄｌの場合ＣＫ１とＣＭ２の間でデータ変化が起り、Ｄ
ｌの場合ＣＫ４とＣＫ１の間でデータ変化が起り、ＤＳ
の場合ＣＫ２とＣＭ３の間でデータ変化が起る。それに
よりフリップフロップ２０９、２１０．２１２のＱ出力
８１，８２．８４がＨとなる。そして再生クロック選択
部は、第２図の再生クロック選択表に従ってＣＫ３ｉ再
生クロックとして選択する。ＣＭ５の立上り点は、ＤＩ
、Ｄｌ、ＤＳのどのデータ中にも含まれており、正確に
データを再生出来る。
ここで、仮りに一寛時間位相検出を何わなく、１回だけ
位相検出を行い、入力データＤ２が入力し九時に位相検
出し九とすれば、ＣＭ４とＣＫ１の関にデータ変化が起
こるので７リツプフロツプ２１２のＱ出力Ｓ４のみがＨ
となる。これより第３図の再生クロック選択表に従って
、ＣＫ２ｔ−再生クロックを選択する。この場合、ＣＭ
２の立上り時点は、入力データＤ１．Ｄ２を含む正常に
データ再生が可能であるが、ＤＳは立上り時点が外れて
いて誤り尺データ再生を行う。
位相検出を行い、入力データＤ２が入力し九時に位相検
出し九とすれば、ＣＭ４とＣＫ１の関にデータ変化が起
こるので７リツプフロツプ２１２のＱ出力Ｓ４のみがＨ
となる。これより第３図の再生クロック選択表に従って
、ＣＫ２ｔ−再生クロックを選択する。この場合、ＣＭ
２の立上り時点は、入力データＤ１．Ｄ２を含む正常に
データ再生が可能であるが、ＤＳは立上り時点が外れて
いて誤り尺データ再生を行う。
つまり、−足時間慣出を行うことでより多くの情１！１
ｔ″収集し、稽夏よくデータ変化位相を検出することが
可能となる。
ｔ″収集し、稽夏よくデータ変化位相を検出することが
可能となる。
本央厖例によれはビット同期回路を複数個取り入れてＬ
ＳＩ化する際、クロックは各ビット回路共通なので、Ｌ
ＳＩ外部で９０°位相の異なるクロックを正確に作成し
てＬＳＩＫ入力出来るので、内部ゲートでデータＸ線ク
ロックを遅延させる必要がなくなり、ゲート遅延時間の
バラツキの影響を少なくすることが出来る。
ＳＩ化する際、クロックは各ビット回路共通なので、Ｌ
ＳＩ外部で９０°位相の異なるクロックを正確に作成し
てＬＳＩＫ入力出来るので、内部ゲートでデータＸ線ク
ロックを遅延させる必要がなくなり、ゲート遅延時間の
バラツキの影響を少なくすることが出来る。
本Ｈ＃３ＡＫよれば、入力データ信号上ゲート等により
運痣させる必要がないので遅延バラツキの影響を少なく
出来る。
運痣させる必要がないので遅延バラツキの影響を少なく
出来る。
ａＫ１図は本兄明の一笑軸例に係るビット位相同期回路
の慣欣図、ｉ＠２図はクロック作成回路の構成図、諷３
図は＠１図に示すビット位相同期回路の動作を示す再生
クロック選択論理表、第４図及び第５−は第１図に示す
ビット位相同期回路の動作ｔ−Ｈｉ、明するタイミング
チャート、第６図は従来のビット位相同期回路の構成図
、第７図は従来のビット同期回路における人力信号とク
ロックの関係図である口 １８・・・ラッチ部、１１〜１４・・・フリップフロッ
プ、２０・・・検出部、２０１Ｓ４０４・・・Ｊ８ＸＵ
Ｒゲート、２０５−２０８・・・ＯｋＬケート、２０９
〜２１２・・・フリップフロップ、６０・・・得失クロ
ック選択部、４０・・・位相同期部、４１．４２・・・
ＯＲゲート、 ４５．４４・・・フリップフロップ、５
１・・・遅延素子、５２．５３・・・インバータ。 栴 １ 回 栴 ２ 目 第 ３７ 第 ＋２ ８５ 凹
の慣欣図、ｉ＠２図はクロック作成回路の構成図、諷３
図は＠１図に示すビット位相同期回路の動作を示す再生
クロック選択論理表、第４図及び第５−は第１図に示す
ビット位相同期回路の動作ｔ−Ｈｉ、明するタイミング
チャート、第６図は従来のビット位相同期回路の構成図
、第７図は従来のビット同期回路における人力信号とク
ロックの関係図である口 １８・・・ラッチ部、１１〜１４・・・フリップフロッ
プ、２０・・・検出部、２０１Ｓ４０４・・・Ｊ８ＸＵ
Ｒゲート、２０５−２０８・・・ＯｋＬケート、２０９
〜２１２・・・フリップフロップ、６０・・・得失クロ
ック選択部、４０・・・位相同期部、４１．４２・・・
ＯＲゲート、 ４５．４４・・・フリップフロップ、５
１・・・遅延素子、５２．５３・・・インバータ。 栴 １ 回 栴 ２ 目 第 ３７ 第 ＋２ ８５ 凹
Claims (1)
- １、任意の位相で入力するデータ信号を一定のシステム
クロックにより位相同期させるビット位相同期回路にお
いて、互いに位相の異なるｎ種のクロックによりデータ
信号をラッチするｎ個のラッチ部と、各ラッチ部からの
出力よりデータ信号の変化位相の検出を一定時間行い、
データ信号の変化位相を記憶する検出部と、該検出部か
らのデータ信号の変化位相の記憶内容より前記の互いに
位相の異なるｎ種のクロックの中からデータ信号の再生
を行う再生クロックを選択する再生クロック選択回路と
、該再生クロックによりデータ信号を打ち抜き再生デー
タ信号とし、該再生データ信号に適当な遅延を与えた後
システムクロックで打ち直すことにより位相同期を行う
位相同期部とを備えることを特徴とするビット位相同期
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056081A JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
| US07/321,141 US5022057A (en) | 1988-03-11 | 1989-03-09 | Bit synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056081A JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01231449A true JPH01231449A (ja) | 1989-09-14 |
| JP2590186B2 JP2590186B2 (ja) | 1997-03-12 |
Family
ID=13017135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056081A Expired - Lifetime JP2590186B2 (ja) | 1988-03-11 | 1988-03-11 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590186B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677790A (ja) * | 1992-08-24 | 1994-03-18 | Oki Electric Ind Co Ltd | ビット列補償回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223647A (ja) * | 1985-02-13 | 1987-01-31 | ボルト ベラネク アンド ニユ−マン インク | デジタル位相調整装置 |
-
1988
- 1988-03-11 JP JP63056081A patent/JP2590186B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223647A (ja) * | 1985-02-13 | 1987-01-31 | ボルト ベラネク アンド ニユ−マン インク | デジタル位相調整装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677790A (ja) * | 1992-08-24 | 1994-03-18 | Oki Electric Ind Co Ltd | ビット列補償回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590186B2 (ja) | 1997-03-12 |
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