JPH01231527A - Ｃビツト則誤り検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディジタル通信装置に関し、特にｍＢＩＣ（
ｍ　Ｂｉｎａｒｙ　Ｗｉｔｈ　Ｉ　Ｃｏｍｐｔｅｍｅｎ
ｔ　Ｉｎ５ｅｒｔｉｏｎ）ディジタル信号のＣビット則
誤シ検出方式〔従来の技術〕 ディジタル伝送方式において、伝送路符号系列中ｒＯＪ
あるいはｒｌ」など同符号が長く続くと、中継器でタイ
ミング抽出が困難になったシ、信号パルス列の直流レベ
ルが変動する々どの現象が発生し、その結果として伝送
品質の劣化を招くことに々る。このよう々事態を避ける
ための一手段として情報符号列に冗長符号を付加し伝送
路符号では一定長以上の同符号連続の発生を抑えるとい
う方法がある。ｍＢＩＣ符号はそのような冗長ビット挿
入符号の一種である。具体的にはｍビット毎に１ビツト
の冗長ビットＣを確保し、このＣビットをｍ個の情報ビ
ット中のあるビットの補符号とするものである。Ｃビッ
トを直前の情報ビットの補符号とすると、最悪同符号連
続数はｍ＋１となる。

さて、上記ｍ　ＢＩＣ符号を用いたディジタル通信シス
テムにおいて、伝送路符号の誤）検出を行なうための１
つの方式としてＣビットが正しく挿入されているかどう
かを監視する方法がある。従来、この種のＣビット則誤
シ検出方式としては第３図に示すものがある。この例に
おけるｍ　ＢＩＣ符号のＣビットは直前の情報ビットの
補符号とする。そして、このＣビット則誤シ検出方式は
入力端子１に入力する第４図（ａ）に示す被検出ｍ　Ｂ
ＩＣ符号列を２つに分けて、一方を遅延素子２によって
１ビツト遅延させたのち両者を排他的論理和ゲート３に
よって排他的論理和をとると、この排他的論理和ゲート
３よシ第４図（ｂ）に示すようにｍ　＋　１ビツト毎に
常に「１」の部分（マークビット）を持つｍＢＩＭ符号
列が得られる。このｍＢＩＭ符号のマークビットはＣビ
ット則の誤シがない限りは常に「１」であるが、誤シが
生じると「０」になる。したがって、マークビットにつ
いてブロック同期回路および誤υ検出回路４によりブロ
ック同期をとシ誤シ検出を行なうことができ、端子５か
らエラーパルスＥＰを出力することができる。

〔発明が解法しようとする課題〕

上述した従来のＣビット誤り検出方式では原信号と同じ
速度のｍＢＩＭ符号列のマークビットについてブロック
同期をとシ、誤シ検出を行なっているために高速の論理
素子を多数使用しなければならない。そして、高速動作
を行う論理素子は一般に高価なものが多く、消費電力も
大きい。したがって、高速の論理素子を多数使用すると
装置全体のコストを増大させるという欠点がある。

〔課題を解決するための手段〕

この発明に係るＣビット則誤シ検出方式は被検出ｍ　Ｂ
ＩＣ符号列をｍ＋１個の符号列に直並列変換する手段と
、ｍ　＋　１箇所で隣シ合う２つの系列の排他的論理和
を取る手段と、得られたｍ　＋　１個の符号列の中から
マークビットで構成される符号列を識別しその符号列を
監視してＣビット則誤シ検出を行なう手段とを有してい
る。

〔作用〕

この発明はマークビット系列の識別も簡単な直流レベル
識別回路で実現できるので、高価な論理素子を多数使用
することなく装置全体のコスト低減に寄与でき、装置の
信頼性を向上することができる。

〔実施例〕

第１図はこの発明に係るＣビット則誤シ検出方式の一実
施例を示すブロック図である。同図において、６は１対
（ｍ＋１）直並列変換回路、７８〜７には排他的論理和
ゲート、８は１ビツト遅延素子、９は識別回路及びエラ
ーパルス発生回路である。なお、ｍＢＩＣ符号のＣビッ
トは直前の情報ビットの補符号とする。

次に上記構成に係るＣビット則誤シ検出方式の動作につ
いて第２図（ａ）および第２図（ｂ）を参照して説明す
る。先ず、第２図（ａ）に示す被検出ｍ　ＢＩＣ符号列
は１対（ｍ＋１）直並列変換回路６により１対（ｍ＋１
）の直並列変換が行なわれ、得られ九ｍ＋１個の系列に
対して隣接する２つの系列の排他的論理和ゲー）７１〜
７Ｋによシ排他的論理和がとられる。このように、隣接
する２つの系列の排他的論理和をとると、ある１つの系
列はマークビットから構成される系列になる。この系列
はＣビット則に誤シがない限シは常に「１」が続き、誤
シが発生するとそれに対応して「０」になる。従って、
第２図（ｂ）に示すｍ　＋　１個の系列の中からマーク
ビットの系列を識別してこれを監視し、誤り検出を行な
うことができる。

〔発明の効果〕

以上詳細に説明したように、この発明に係るＣビット則
誤シ検出方式によれば、被検出ｍＢＩＣ符号列に直並列
変換を行なっているため、その後は低速度の信号処理に
よってＣビット則誤シを検出することができる。また、
マークビット系列の識別も簡単な直流レベル識別回路で
実現できるので、高価な論理素子を多数使用することも
なく、装置全体のコスト低減に寄与できる。しかも、高
速動作の部分が少ないので、回路が簡単になシ、装置の
信頼性を向上させることができる効果がある。

【図面の簡単な説明】

第１図はこの発明に係るＣビット則検出方式の一実施例
を示すブロック図、第２図（ＩＬ）および第２図（ｂ）
は第１図の動作を説明するだめのタイムチャート、第３
図は従来のＣビット則誤り検出方式を示すブロック図、
第４図（、）および第４図（ｂ）は第３図の動作を説明
するだめのタイムチャートである。 １・・・・入力端子、５・・・・出力端子、６・・・・
１対（ｍ＋１）直並列変換回路、７ａ〜７に・・・・排
他的論理和ゲート、８・・・・１ビツト遅延素子、９・
・・・識別回路及びエラーパルス発生回路。

Claims (1)

【特許請求の範囲】
1. ｍＢＩＣディジタル信号のＣビット則誤り検出方式にお
   いて、被検出ｍＢＩＣ符号列をｍ＋１個の符号列に直並
   列変換する手段と、ｍ＋１箇所で隣り合う２つの系列の
   排他的論理和を取る手段と、得られたｍ＋１個の符号列
   の中からマークビットで構成される符号列を識別しその
   符号列を監視してＣビット則誤り検出を行なう手段とを
   備えたことを特徴とするＣビット則誤り検出方式。