JPH01233490A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は表示メモリの表示アドレスを発生するだめの表
示制御回路に関する。

（ロ）従来の技術 近年、パーソナルコンピュータ、情報ファイルシステム
等の情報処理装置に使用されているディスプレイ装置に
おいては、操作者に対して操作を指示するだめの処理モ
ード等のアイコン情報を表示するアイコン表示領域と画
像情報を表示する画像表示領域とに分割表示したり、あ
るいは異なる画像情報を夫々異なる領域に分割表示した
シすることができる構成となっており、これらの場合、
表示メモリの複数領域を夫々アドレス指示するための複
数のアドレスカウンタを備えている（例えば、特公昭６
２−１３６７１号公報に詳しい。）。

（ハ）発明が解決しようとする課題 熱るに、上述の従来技術においては、複数のアドレスカ
ウンタを設けていることから、構成的に複雑である。

そこで、本発明の目的は、簡単な構成で自由に画面分割
表示や一部表示等任意の表示を行なうことＫある。

に）課題を解決するための手段 本発明の表示制御回路は、ＣＲＴディスプレイに表示す
る表示データを記憶する表示メモリと、１垂直走査毎に
リセットされ水平同期信号を計数するカウンタと、上記
ＣＲＴディスプレイに表示する表示データの上記表示メ
モリ内での水平読出し開始アドレスを記憶するメモリと
、表示のための読出しサイクルを計数する表示アドレス
カウンタとを備え、上記カウンタの内容を上記メモリの
読出しアドレスとして上記メモリの内容を読出して１水
平走査毎に上記表示アドレスカウンタにロードし、斯る
表示アドレスカウンタの出力を表示読出しアドレスとし
て上記表示メモリに奥えるように構成したことを特徴と
する。

（ホ）作用 本発明によれば、表示メモリの任意の水平読出し開始ア
ドレスを記憶するメモリに対する読出しアドレスとして
、水平同期信号を計数するカウンタの内容を与えること
によシ、上記メモリから順次水平読出し開始アドレスを
取り出し、当該アドレスに基いて表示メモリから任意の
表示データを取シ吊す。

（へ）実施例 第１図は本発明の一実施例を示すブロック図であシ、第
２図（ａ）及び（ｂ）　ｌｄその要部の信号波形図であ
って、同図（ｂ）は同図（ａ）より時間を延ばしたもの
であって、（１）はインタレース方式のＣＲＴディスプ
レイ（２）に表示するドツトパターンの表示データを記
憶する表示メモリであり、以下に説明の本実施例におい
て、表示メモリ（１）は、第３図に示す如く、ＣＲＴデ
ィスプレイ（２）の−表示画面（２ａ）にて表示できる
データ量以上の表示データを記憶し祷るものであり、そ
して、表示メモリ（１）に記憶された表示データの内か
ら選ばれた４つの領域■、■、■及び■の表示データが
この順にＣＲＴディスプレイ（２）に上から表示される
。（３）は垂直ブランキング信号（ＶＢＬＡＮＫ信号）
によりリセットされ、水平同期信号（Ｈ信号）の前縁で
カウントアツプするカウンタ、（４）はＣＲＴディスプ
レイ（２）に表示′する表示データ、即ち、領域■、■
、◎及び■の表示データにおいて水平走査の最初にアク
セスされるアドレス（以下、水平読出し開始アドレスと
称す）　ａｏ−ａ＋％ｂｏ−ｂｊ、　ｃｏ−ｃｈ及びｄ
ｏ〜ｄｒを表示順に記憶するメモリ（第４図参照）であ
り、これら開始アドレスをメモリ（＋）から読出すため
に、アドレス（Ａｏ）に第１７第２フイールドｍ別信号
ｃｎ■■／ＥｖＥＮ信号）　が、７　）”レス（Ａｌ〜
Ａｎ）Ｉｃはカウンタ（３）の出力（Ｑｏ−Ｑｎ）が、
入力され、これらアドレス（Ａｏ〜Ａｎ）Ｋよって、メ
モリ（４）から開始アドレスが１つづつ適宜の順序で読
出される。即ち、最下位アドレス（Ａｏ　）としてのＯ
ＤＤ／ＥＶＥＮ信号がアクティブ状態（第１フイールド
状態）の時、カウンタ（３）のカウントアツプ動作に応
答して、メモリ（４）からアドレス３ｏ％ａ２、ａ４、
・・・、ｄｌ−ｓ、ｄｌ−１が順に読出され、一方ｂ１
５−／ＥＶＥＮ信号が非アクテイブ状１！（第２フイー
ルド状態）の時、カウンタ（３）のカウントアツプ動作
に基いてメモリ（４）から、アドレスａ１，３３、ａｌ
ｌ、・・・、（１＋−ｚ、ｄｌが順に読出される。（５
）はＨ信号の後縁でメモリ（４）から出力されるデータ
をラッチし、その後、水平ブランキング信号とＶＢＬＡ
ＮＫ信号との論理和信号であるブランキング信号（Ｂ　
ＬＡＮＫ信号）の非アクティブな期間（即ち、表示期間
）において、表示のための読出しタイミングを示す表示
すイクル信号（Ｄ８ＰＣＹＣ信号）の後縁でカウントア
ツプ動作を行なう表示アドレスカウンタであり、このカ
ウンタ（５）の８力（Ｑｏ−Ｑｎ　）が表示メモリ（１
）の表示読出しアドレス（ＤＳＰＡＤ）となる。

斯る構成において、カウンタ（３）がリセットされ、ま
たてＤＤ／ＢＶＥＮ信号がアクティブ状態とされた状態
において、Ｈ信号が出力されると、カウンタ（３）は斯
るＨ信号の前縁で順次カウントアツプ動作を行ない、そ
れらの内容をメモリ（４）にアドレス（Ａ　Ｉ　−Ａｎ
　）として与える。これＫより、メモリ（４）Ｋ記憶さ
れているアドレスａｏ−ａ１、ｂｏ＝ｂＪ、ｃｏ〜Ｃｋ
及びｄｏ＝ｄｌＯ中からアドレス３０．　＠２、ａ４、
・・・、ｂｏ（またはｂｘ）、ｂ２（または１）３）、
・・・、ｄ　＋　−３、ｄｌ−１が順次読出される。メ
モリ（４）からこれらアドレスが読出されると、その都
度、Ｈ信号の後縁に同期して表示アドレスカウンタ（５
）にラッチされた後イＤＳＰＣＹＣ傷号に同期して順次
インクリメントされ、表示読出しアドレス（ＤＳＰＡＤ
）として表示メモリ（１）に占えられる。

これによって、表示メモリ（１）の領域■、［有］、■
及び■に記憶されている表示データの内、アドレス２ｏ
、Ｈｚ、ａ４、・・・、ｄｌ−３、ｄｌ−ｔのデータを
先頭とする表示データ、言い換えれば、ＣＲＴディスプ
レイ（２）の奇数ラインに表示される表示データが１ラ
インづつ表示メモリ（１）から読出され、ＣＲＴディス
プレイ（２）に表示される。

次に、垂直同期信号に同期したＶＢＬＡＮＫ侶号によシ
、カウンタ（３）はクリアされ、またＯＤＤ／ＥＶＥＮ
信号が非アクテイブ状態とされる。この状態でＨ信号が
出力されると、カウンタ（３）は再度Ｈ信号の前縁で順
にカウントアツプ動作を行ない、これらの内容をアドレ
ス（Ａｌ〜Ａｎ）としてメモリ（４）に与える。これに
より、メモ１月４）に記憶されているアドレスａｏ−ａ
ｒ、ｂ　ｏ＝ｂ　Ｉ、ＣＯ〜Ｃｋ及びｄＯ〜ｄ＋の中か
らアドレスａ１、ａ３．ａ５、・・・ｂｌ（またはｂＯ
）、ｂ３（またはｂ２）、・・・、ｄ＋−２、ｄ＋か屓
次読出される。これらアドレスはメモリ（４）から読出
される毎にＨｅ号の後縁に同期して表示アドレスカウン
タ（５）にラッチされた後、ＤＳＰＣＹＣ信号に同期し
て順次インクリメントされ、表示読出しアドレス（ＤＳ
ＰＡＤ）として表示メモリ（１）に与えられる。

これによって、表示メモリ（１）の領域の、■、■及び
■に記憶されている表示データの中でアドレスａ１、ａ
３．３　ｓ、　・−、ｄ　ｌ−２、ｄ＋のデータを先頭
とする表示データ、言い換えれば、ＣＲＴディスプレイ
（２）の偶数ラインに表示される表示データが１ライン
づつ表示メモ１月１）から読出され、ＣＲＴディスプレ
イ（２）に表示される。

以上の如く、本発明はＣＲＴディスプレイ（２）に表示
する表示メモリ（１）内の任意の表示データの水平読出
し開始アドレスを、表示順にメモリ（４）内に記憶せし
めておき、そしてこのアドレスを読出して表示メモリ（
Ｘ）に指示を与えることにより、表示メモリ（１）内か
ら任意の表示データを読出してＣＲＴディスプレイ（２
１に表示するものである。従って、メモ’Ｊ（４＋に記
憶せしめる水平読出し開始アドレスを任意に変更すれば
、表示メモリ（１）内の任意の表示データをＣＲＴディ
スプレイ（２）に表示することができる。

（ト）発明の効果 本発明によれば、表示メモリに記憶されている表示デー
タの表示読出しアドレスを自由に設定することができる
ので、表示メモリに記憶されている表示データの読出し
を任意に行ない、これをＣＲＴディスプレイに自由に画
面分割表示したり、部分表示したり等任意の表示を行な
うことが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
その要部における信号を示す信号波形図、第３図は表示
メモリ及びＣＲＴディスプレイの表示画面の一実施例を
示す模式図、第４図はメモリの内容の一実施例を示す模
式図であって、（１）は表示メモリ、（３）はカウンタ
、（４）はメモリ、（５）は表示アドレスカウンタであ
る。

Claims (1)

【特許請求の範囲】
1. （１）ＣＲＴディスプレイに表示する表示データを記憶
   する表示メモリと、１垂直走査毎にリセットされ水平同
   期信号を計数するカウンタと、上記ＣＲＴディスプレイ
   に表示する表示データの上記表示メモリ内での水平読出
   し開始アドレスを記憶するメモリと、表示のための読出
   しサイクルを計数する表示アドレスカウンタとを備え、
   上記カウンタの内容を上記メモリの読出しアドレスとし
   て上記メモリの内容を読出して１水平走査毎に上記表示
   アドレスカウンタにロードし、斯る表示アドレスカウン
   タの出力を表示読出しアドレスとして上記表示メモリに
   与えるように構成したことを特徴とする表示制御回路。