JPH01233514A - 書込み／読出し非同期形ｆｉｆｏ式バッファ - Google Patents
書込み／読出し非同期形ｆｉｆｏ式バッファInfo
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- JPH01233514A JPH01233514A JP63060721A JP6072188A JPH01233514A JP H01233514 A JPH01233514 A JP H01233514A JP 63060721 A JP63060721 A JP 63060721A JP 6072188 A JP6072188 A JP 6072188A JP H01233514 A JPH01233514 A JP H01233514A
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- 239000000872 buffer Substances 0.000 title claims abstract description 36
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＦＩＦＯ方式のバッファに関し、特に書込み／
読出しを非同期に独立して行うことができるＦＩＦＯに
関する。
読出しを非同期に独立して行うことができるＦＩＦＯに
関する。
（従来の技術）
従来、この種のＦＩＦＯには例えばＴＩ社の集積回路８
Ｎ７４Ｓ２２５が公知である。第３図は、８Ｎ７４８２
２５の内部構成を示す等何回路である。
Ｎ７４Ｓ２２５が公知である。第３図は、８Ｎ７４８２
２５の内部構成を示す等何回路である。
以下、第３図を参照して５Ｎ７４Ｓ２２５の動作を説明
する。
する。
８Ｎ７４ Ｓ ２２５は５ビット×１６段により成るＦ
ＩＦＯで、データの幅が５ビツトであり、ＦＩＦＯの深
さが１６段である。第３図において、２０１はデータバ
ッファ部、２０２はコントロール部である。
ＩＦＯで、データの幅が５ビツトであり、ＦＩＦＯの深
さが１６段である。第３図において、２０１はデータバ
ッファ部、２０２はコントロール部である。
初期状態において、マスタクリアのため入力レディ（ラ
イトイネーブル）はオン（ハイレベル）、出力レディ（
リードイネーブル）は０ＦＦ（ローレベル）となってい
る。すなわち、ＦＩＦＯの内部はデータが空であり、書
込みはできるが読出しはできない状態である。
イトイネーブル）はオン（ハイレベル）、出力レディ（
リードイネーブル）は０ＦＦ（ローレベル）となってい
る。すなわち、ＦＩＦＯの内部はデータが空であり、書
込みはできるが読出しはできない状態である。
いまここで、入力データ端子（Ｄｏ−Ｄ４）にデータが
書込まれたとする。ライトクロックとして、ロードクロ
ックＡまたはロードクロックＢには負クロックが入力さ
れている。ライトクロックの立上がりに同期して、φ１
相のインバータ２１１は正パルスを出力する。
書込まれたとする。ライトクロックとして、ロードクロ
ックＡまたはロードクロックＢには負クロックが入力さ
れている。ライトクロックの立上がりに同期して、φ１
相のインバータ２１１は正パルスを出力する。
φ１相の出力は入力データバッファｌ（ワード１６）の
λカゲートを制御しており、φ１相が正になるとデータ
入力端子ＤＯ〜Ｄ４から入力データバッファ１にデータ
が取込まれる。
λカゲートを制御しており、φ１相が正になるとデータ
入力端子ＤＯ〜Ｄ４から入力データバッファ１にデータ
が取込まれる。
φ１相の出力の正パルスによって、φ２相に正パルスが
誘起出力される。その結果、入力データバッファ１に取
込まれたデータは入力データバツフア２（ワード１５）
に転送される。
誘起出力される。その結果、入力データバッファ１に取
込まれたデータは入力データバツフア２（ワード１５）
に転送される。
このようにして転送パルスはφ１相からφ２相へ、φ２
相からφ３相へと次々に転送され、最終段のφ１６相の
インバータ２４１から正パルスが出力される。入力デー
タはφ１．φ２゜・・・、φ１６の各相に同期してデー
タバッファ１から次々に最終段の入力データバッファ１
６（ワード１）に転送される。その結果、出力レディ（
ＩＪ−）”イネ−７’ル）ハオン（ハイレベル）になる
。このとき、出力データ列ＱＯ−Ｑ４は最終段の入力デ
ータバツフア１６（ワード１）のデータを出力する。
相からφ３相へと次々に転送され、最終段のφ１６相の
インバータ２４１から正パルスが出力される。入力デー
タはφ１．φ２゜・・・、φ１６の各相に同期してデー
タバッファ１から次々に最終段の入力データバッファ１
６（ワード１）に転送される。その結果、出力レディ（
ＩＪ−）”イネ−７’ル）ハオン（ハイレベル）になる
。このとき、出力データ列ＱＯ−Ｑ４は最終段の入力デ
ータバツフア１６（ワード１）のデータを出力する。
再び、入力データ端子にデータが書込まれたものとする
。転送パルスは上記と同様にしてφ工・からφ２、以下
同様にしてφ２からφ１５へと順次、転送されるが、最
終段のφ１６は正パルスを出力しない。その結果、２番
目の入力データ列は入力データ列〉ファ１５（フード２
）に格納される。
。転送パルスは上記と同様にしてφ工・からφ２、以下
同様にしてφ２からφ１５へと順次、転送されるが、最
終段のφ１６は正パルスを出力しない。その結果、２番
目の入力データ列は入力データ列〉ファ１５（フード２
）に格納される。
このように入力データ端子に次々とデータを書込んでゆ
くと、入力データ列はバッファ１６、バッファ１５．・
・・と次々に格納され、１６番目の入力データが書込ま
れたときにはφ１のみが正パルスを出力し、データはバ
ッファ１（ワード１６）に格納される。これと同時に、
ＩＮＰＵＴ、、ＲＥＡＤＹ（ライトイネーブル）は０Ｆ
Ｆ（ローレベル）となる。すなわち、ＦＩＦＯの内部に
はデータが満杯であり、書込みはできない状態となる。
くと、入力データ列はバッファ１６、バッファ１５．・
・・と次々に格納され、１６番目の入力データが書込ま
れたときにはφ１のみが正パルスを出力し、データはバ
ッファ１（ワード１６）に格納される。これと同時に、
ＩＮＰＵＴ、、ＲＥＡＤＹ（ライトイネーブル）は０Ｆ
Ｆ（ローレベル）となる。すなわち、ＦＩＦＯの内部に
はデータが満杯であり、書込みはできない状態となる。
ここで、リードクロックとしてアンロード・クロック入
力端子（ＵＮＬＯＡＤ ＣＬＯＣＫＩＮＰＵＴ）に負
クロックが入力されたものとする。リードクロックの立
上りに同期してインバータφ、１６は正パルスを出力し
、バッファ１５（ワード２）のデータがバッファ１６（
ワード１）に転送され、出力データ端子ＱＯ−Ｑ４に出
力される。φ１６の正パルスによってφ１５の正パルス
が誘起されて出力される。
力端子（ＵＮＬＯＡＤ ＣＬＯＣＫＩＮＰＵＴ）に負
クロックが入力されたものとする。リードクロックの立
上りに同期してインバータφ、１６は正パルスを出力し
、バッファ１５（ワード２）のデータがバッファ１６（
ワード１）に転送され、出力データ端子ＱＯ−Ｑ４に出
力される。φ１６の正パルスによってφ１５の正パルス
が誘起されて出力される。
その結果、バッファ１４（ワード３）のデータがバッフ
ァ１５（ワード２）に転送される。
ァ１５（ワード２）に転送される。
このようにして、転送パルスはφ１６．φ１５゜・・・
へと次々に転送され、最後にφ２の正パルスが出力され
、（φ１は出力されない。）同時に、入力レディ端子（
ＩＮＰＵＴ ＲＥＡＤＹニライトイネーブル）はオン
（ハイレベル）トナル。
へと次々に転送され、最後にφ２の正パルスが出力され
、（φ１は出力されない。）同時に、入力レディ端子（
ＩＮＰＵＴ ＲＥＡＤＹニライトイネーブル）はオン
（ハイレベル）トナル。
結局、バッファのなかのデータ列はひとつづつ右へシフ
トされる。
トされる。
再び、リードクロックが入力されたものとする。転送パ
ルスは上記と同様に、φ１６からφ１５、・・・φ３へ
と転送されるが、φ２とφ１とは出力されない。このよ
うに、次々とリードク・ロックが入力されるとバッファ
のなかのデータ列は順次、ひとつづつ右へシフトされ、
１６番目のリードクロックが入力されたときにはφ１〜
φ１６には正パルスが出力されず（データはシフトされ
ない。）、出力レディ（ＯＵＴＰＵＴ ＲＥＡＤＹ：
リードイネーブル）はオフ（ローレベル）となる。
ルスは上記と同様に、φ１６からφ１５、・・・φ３へ
と転送されるが、φ２とφ１とは出力されない。このよ
うに、次々とリードク・ロックが入力されるとバッファ
のなかのデータ列は順次、ひとつづつ右へシフトされ、
１６番目のリードクロックが入力されたときにはφ１〜
φ１６には正パルスが出力されず（データはシフトされ
ない。）、出力レディ（ＯＵＴＰＵＴ ＲＥＡＤＹ：
リードイネーブル）はオフ（ローレベル）となる。
以上、説明したようにして、上記８Ｎ７４８２２５回路
は書込み／読出しの非同期形ＦＩＦＯ式バッファを実現
している。
は書込み／読出しの非同期形ＦＩＦＯ式バッファを実現
している。
（発明が解決しようとする課題）
上述した従来技術によるバッファでは書込み／読出しの
非同期形ＦＩＦＯ動作を行っているが、回路構成が複雑
であり、集積回路における所要面積が大きいと云う欠点
がある。
非同期形ＦＩＦＯ動作を行っているが、回路構成が複雑
であり、集積回路における所要面積が大きいと云う欠点
がある。
本発明の目的は、データラッチにデータを順次書込み、
次に順次読出すことにより上記欠点を除去し、簡易に構
成した書込み／読出し非同期形ＦＩＦＯ式バッファを提
供することにある。
次に順次読出すことにより上記欠点を除去し、簡易に構
成した書込み／読出し非同期形ＦＩＦＯ式バッファを提
供することにある。
（課題を解決するための手段）
本発明による書込み／読出し非同期形ＦＩＦＯはライト
アドレスカウンタと、アドレスデコーダと、複数の２入
力ＮＯＲゲートと、複数のラッチと、リードアドレスカ
ウンタと、データセレクタと、イネーブル制御回路とを
具備して構成したものである。
アドレスカウンタと、アドレスデコーダと、複数の２入
力ＮＯＲゲートと、複数のラッチと、リードアドレスカ
ウンタと、データセレクタと、イネーブル制御回路とを
具備して構成したものである。
ライトアドレスカウンタは、ライトクロックによって増
分される書込みアドレスを与えるためのものである。
分される書込みアドレスを与えるためのものである。
アドレスデコーダは、ライトアドレスカウンタの値に応
じて出力されるアドレス信号線上の値を各ビットととＣ
：選択的に活性化するためのものである。
じて出力されるアドレス信号線上の値を各ビットととＣ
：選択的に活性化するためのものである。
複数の２入力ＮＯＲゲートは、アドレス信号線上の各ビ
ットごとの値とライトクロックとを入力としてＮＯＲ論
理を演算するためのものである。
ットごとの値とライトクロックとを入力としてＮＯＲ論
理を演算するためのものである。
複数のデータラッチは複数の２入力ＮＯＲゲートの出力
をそれぞれイネーブル端子に入力し、シリアルデータを
データ入力端子に入力してデータを各ビットごとにラッ
チするためのものである。
をそれぞれイネーブル端子に入力し、シリアルデータを
データ入力端子に入力してデータを各ビットごとにラッ
チするためのものである。
リードアドレスカウンタは、リードクロックによつて増
分される読出しアドレスを与えるためのものである。
分される読出しアドレスを与えるためのものである。
データセレクタは、リードアドレスカウンタの出力に応
じて複数のデータラッチにラッチされた各ビットごとの
データのひとつを選択し、シリアルデータとして出力す
るためのものである。
じて複数のデータラッチにラッチされた各ビットごとの
データのひとつを選択し、シリアルデータとして出力す
るためのものである。
イネーブル制御回路はライトクロック、リードクロック
、ライトアドレスカウンタの出力、ならびにリードアド
レスカウンタの出力によりライトイネーブル信号ならび
にリードイネーブル信号を発生して出力するためのもの
である。
、ライトアドレスカウンタの出力、ならびにリードアド
レスカウンタの出力によりライトイネーブル信号ならび
にリードイネーブル信号を発生して出力するためのもの
である。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による書込み／読出し非同期形ＦＩＦ
Ｏ式バッファの一実施例を示すブロック図である。
Ｏ式バッファの一実施例を示すブロック図である。
第１図において、１はライトアドレスカウンタ、２はア
ドレスカウンタ、３〜６はそれぞれ２入力ＮＯＲゲート
、７〜工０はそれぞれ８ビツトのデークラッチ、１１は
８ビツトのデータセレクタ、１２はリードアドレスカウ
ンタ、１３はイネーブル制御回路である。
ドレスカウンタ、３〜６はそれぞれ２入力ＮＯＲゲート
、７〜工０はそれぞれ８ビツトのデークラッチ、１１は
８ビツトのデータセレクタ、１２はリードアドレスカウ
ンタ、１３はイネーブル制御回路である。
第１図に示すバッファにおいて、データの幅は８ビツト
、深さは４段である。初期状態（リセット時）において
、イネーブル制御回路１３は信号線３９上のライトイネ
ーブルをオン（ハイレベル）、信号線４ｏ上のリードイ
ネーブルをオフ（ローレベル）として出方する。
、深さは４段である。初期状態（リセット時）において
、イネーブル制御回路１３は信号線３９上のライトイネ
ーブルをオン（ハイレベル）、信号線４ｏ上のリードイ
ネーブルをオフ（ローレベル）として出方する。
１番目のデータが書込まれたものとし、信号線２１上に
ライトクロックとして負クロックが入力されたものとす
る。
ライトクロックとして負クロックが入力されたものとす
る。
初期状態において、ライトアドレスカウンタ１はリセッ
トされている。すなわち、信号線２３上のライトアドレ
スの状態は＠０”であるから、アドレスカウンタ２は信
号！２４上の状磨を活性化してローレベルにする。
トされている。すなわち、信号線２３上のライトアドレ
スの状態は＠０”であるから、アドレスカウンタ２は信
号！２４上の状磨を活性化してローレベルにする。
信号線２１上のライトクロックは信号＃ｉ！２４を介し
て２入力ＮＯＲゲート３によりＮＯＲ演算され、信号線
２８に正クロックを出力する。
て２入力ＮＯＲゲート３によりＮＯＲ演算され、信号線
２８に正クロックを出力する。
信号線２８は８ビツトのデータラッチ７のイネーブル入
力端子に接続されているので、この正クロックにより、
信号線２２上に入力データ列を形成するシリアルデータ
はデータラッチ７１；格納され、信号線３２上に出力さ
れる。また、信号線２１上のライトクロックの立上り（
：よってライトアドレスカウンタ１から信号＆ｉ２３へ
の出力は１だけ増分され、”ｌ′となる。その結果、イ
ネーブル制御回路１３は信号線４０上のリードイネーブ
ルをハイレベルにする。２番目のデータが書込まれたと
き、アドレスデコーダ２は信号線２５上の状態を活性化
しているため、２番目のデータはデータラッチ８に格納
される。
力端子に接続されているので、この正クロックにより、
信号線２２上に入力データ列を形成するシリアルデータ
はデータラッチ７１；格納され、信号線３２上に出力さ
れる。また、信号線２１上のライトクロックの立上り（
：よってライトアドレスカウンタ１から信号＆ｉ２３へ
の出力は１だけ増分され、”ｌ′となる。その結果、イ
ネーブル制御回路１３は信号線４０上のリードイネーブ
ルをハイレベルにする。２番目のデータが書込まれたと
き、アドレスデコーダ２は信号線２５上の状態を活性化
しているため、２番目のデータはデータラッチ８に格納
される。
このようにしてデータが書込まれるに伴りてデータラッ
チ７．８，９．１０へと次々に格納されてゆき、４番目
のデータが書込まれたときにデータラッチ１０にデータ
が格納されてＦＩＦＯバッファの内容は満杯となる。ラ
イトアドレスカウンタ１から信号線２３への出力は１３
“から°０＃に戻り、その結果、イネーブル制御回路１
３は信号線３９上のライトイネーブルをローレベルにす
る。
チ７．８，９．１０へと次々に格納されてゆき、４番目
のデータが書込まれたときにデータラッチ１０にデータ
が格納されてＦＩＦＯバッファの内容は満杯となる。ラ
イトアドレスカウンタ１から信号線２３への出力は１３
“から°０＃に戻り、その結果、イネーブル制御回路１
３は信号線３９上のライトイネーブルをローレベルにす
る。
次に、１番目のデータが読出されたものとし、信号＃３
７上にリードクロックとして負クロックが入力されたも
のとする。初期状態において、リードアドレスカウンタ
１２はリセットされている。すなわち、信号線３８上の
リードアドレスは１０”であるため、データセレクタ１
１は信号ａ３２上の出力データを信号線３６上に出力デ
ータ列とし【出力している。信号線３７上のリードクロ
ックの立上がりによって、リードアドレスカウンタ１２
は増分され、信号線３８上の出力は”１＃となる。その
結果、イネーブル制御回路１３は信号線３９上のライト
イネーブルをハイレベルにする。
７上にリードクロックとして負クロックが入力されたも
のとする。初期状態において、リードアドレスカウンタ
１２はリセットされている。すなわち、信号線３８上の
リードアドレスは１０”であるため、データセレクタ１
１は信号ａ３２上の出力データを信号線３６上に出力デ
ータ列とし【出力している。信号線３７上のリードクロ
ックの立上がりによって、リードアドレスカウンタ１２
は増分され、信号線３８上の出力は”１＃となる。その
結果、イネーブル制御回路１３は信号線３９上のライト
イネーブルをハイレベルにする。
次のり一ドクロックが信号線３７上に入力されたとき、
リードアドレスカウンタ１２から信号線３８への出力は
１＃となっているので、データラッチ８の内容が出力デ
ータ列として信号線３６上に出力されている。信号線３
７上のリードクロックの立上がりによってリードアドレ
スカウンタ１２が増分され、信号線３８上のリードアド
レスは“２”となる。
リードアドレスカウンタ１２から信号線３８への出力は
１＃となっているので、データラッチ８の内容が出力デ
ータ列として信号線３６上に出力されている。信号線３
７上のリードクロックの立上がりによってリードアドレ
スカウンタ１２が増分され、信号線３８上のリードアド
レスは“２”となる。
このようにして、信号線３７上にリードクロックが入力
されるに伴ってデータラッチ７．８゜９、工０から次々
にデータが信号線３８上に出力データ列として出力され
、４番目のクロックが入力されたときにＦＩＦＯバッフ
ァの内容は空になる。
されるに伴ってデータラッチ７．８゜９、工０から次々
にデータが信号線３８上に出力データ列として出力され
、４番目のクロックが入力されたときにＦＩＦＯバッフ
ァの内容は空になる。
信号線３８上のリードアドレスは″３“から′″０＃に
戻り、その結果、イネーブル制御回路１３は信号線４０
上のリードイネーブルをローレベルにする。イネーブル
制御回路１３の動作シーケンスは以下の通りである。
戻り、その結果、イネーブル制御回路１３は信号線４０
上のリードイネーブルをローレベルにする。イネーブル
制御回路１３の動作シーケンスは以下の通りである。
すなわち、第１にリセット時には信号線３９上のライト
イネーブルをハイレベルにし、信号線４０上のリードイ
ネーブルをローレベルにする。
イネーブルをハイレベルにし、信号線４０上のリードイ
ネーブルをローレベルにする。
第２に信号線２３上のライトアドレスと信号線３８上の
リードアドレスとが相違しているとき、信号線３９上の
ライトイネーブルをハイレベルとし、信号線４０上のリ
ードイネーブルをハイレベルにする。
リードアドレスとが相違しているとき、信号線３９上の
ライトイネーブルをハイレベルとし、信号線４０上のリ
ードイネーブルをハイレベルにする。
第３に信号線２３上のライトアドレスと信号線３８上の
リードアドレスとが同じ値のときには、次のようになる
。すなわち、直前に信号線２１上にライトクロックが入
力されたときに、信号線３９上のライトイネーブルをロ
ーレベルとし、信号線４０上のリードイネーブルをハイ
レベルとする。いっぽう、直前に信号線２１上にリード
クロックが入力されたとき、信号線３９上のライトイネ
ーブルをハイレベルとし、信号線４０上のり−ドイネー
プルをローレベルにする。
リードアドレスとが同じ値のときには、次のようになる
。すなわち、直前に信号線２１上にライトクロックが入
力されたときに、信号線３９上のライトイネーブルをロ
ーレベルとし、信号線４０上のリードイネーブルをハイ
レベルとする。いっぽう、直前に信号線２１上にリード
クロックが入力されたとき、信号線３９上のライトイネ
ーブルをハイレベルとし、信号線４０上のり−ドイネー
プルをローレベルにする。
イネーブル制御回路１３の一実施例を第２図に示す。
第２図において、３０１．３０２はそれぞれＤ形フリッ
プフロップ、３０３は一致回路、３０４〜３０８はそれ
ぞれＮＡＮＤゲート、３ｏ９はＡＮＤゲートである。
プフロップ、３０３は一致回路、３０４〜３０８はそれ
ぞれＮＡＮＤゲート、３ｏ９はＡＮＤゲートである。
以上、８ビツト、４段のＦＩＦＯバッファに関して説明
してきたが、データの幅やＦＩＦＯバッファの深さが変
っても、まりたく同様に構成できることは云う才でもな
い。
してきたが、データの幅やＦＩＦＯバッファの深さが変
っても、まりたく同様に構成できることは云う才でもな
い。
（発明の効果）
以上説明したように本発明は、データラッチにデータを
順次書込み、次に、順次読出すことにより、ライトクロ
ックとリードクロックとが非同期で入力できるＦＩＦＯ
バッファを容易に構成でき、且つ、パルスによるデータ
の転遂においてデータとクロックとの競合が発生しない
ため、回路設計やレイアウト設計に特別な考慮を払う必
要がなく、例えばゲートアレイのようなデバイスにも、
ＦＩＦＯバッファを搭載することができると云う効果が
ある。
順次書込み、次に、順次読出すことにより、ライトクロ
ックとリードクロックとが非同期で入力できるＦＩＦＯ
バッファを容易に構成でき、且つ、パルスによるデータ
の転遂においてデータとクロックとの競合が発生しない
ため、回路設計やレイアウト設計に特別な考慮を払う必
要がなく、例えばゲートアレイのようなデバイスにも、
ＦＩＦＯバッファを搭載することができると云う効果が
ある。
第１図は、本発明による書込み／読出し非同期形ＦＩＦ
Ｏバッファの一実施例を示すブロック図である。 第２図は、第１図に示すイネーブル制御回路の一実施例
を示すブロック図である。 第３因は、従来技術によるＦＩＦＯバッファ（８１−Ｉ
７４Ｓ２２５）の構成例を示すブロック図である。 ｌ・・・ライトアドレスカウンタ ２・・・アドレスデコーダ ３〜６・・・２入力ＮＯＲゲート ７〜１０・・・データラッチ １１・・・データセレクタ １２・・・リードアドレスカウンタ １３・・・イネーブル制御回路 ２０１・・・データバッファ部 ２０２・・・コントロール部 ２１１．２２１．２３１．２４１・・・インバータ３０
１．３０２・・・Ｄ形フリップフロップ３０３・・・一
致回路 ３０４〜３０８・・・ＮＡＮＤゲート ３０９・・・ＡＮＤゲート ２１〜４１・・・信号線
Ｏバッファの一実施例を示すブロック図である。 第２図は、第１図に示すイネーブル制御回路の一実施例
を示すブロック図である。 第３因は、従来技術によるＦＩＦＯバッファ（８１−Ｉ
７４Ｓ２２５）の構成例を示すブロック図である。 ｌ・・・ライトアドレスカウンタ ２・・・アドレスデコーダ ３〜６・・・２入力ＮＯＲゲート ７〜１０・・・データラッチ １１・・・データセレクタ １２・・・リードアドレスカウンタ １３・・・イネーブル制御回路 ２０１・・・データバッファ部 ２０２・・・コントロール部 ２１１．２２１．２３１．２４１・・・インバータ３０
１．３０２・・・Ｄ形フリップフロップ３０３・・・一
致回路 ３０４〜３０８・・・ＮＡＮＤゲート ３０９・・・ＡＮＤゲート ２１〜４１・・・信号線
Claims (1)
- ライトクロックによって増分される書込みアドレスを与
えるためのライトアドレスカウンタと、前記ライトアド
レスカウンタの値に応じて出力されるアドレス信号線上
の値を各ビットごとに選択的に活性化するためのアドレ
スデコーダと、前記アドレス信号線上の前記各ビットご
との値と前記ライトクロックとを入力としてＮＯＲ論理
を演算するための複数の２入力ＮＯＲゲートと、前記複
数の２入力ＮＯＲゲートの出力をそれぞれイネーブル端
子に入力し、シリアルデータをデータ入力端子に入力し
て前記データを各ビットごとにラッチするための複数の
データラッチと、リードクロックによって増分される読
出しアドレスを与えるためのリードアドレスカウンタと
、前記リードアドレスカウンタの出力に応じて前記複数
のデータラッチにラッチされた前記各ビットごとのデー
タのひとつを選択し、シリアルデータとして出力するた
めのデータセレクタと、ライトクロック、リードクロッ
ク、ライトアドレスカウンタの出力、ならびにリードア
ドレスカウンタの出力によりライトイネーブル信号なら
びにリードイネーブル信号を発生して出力するためのイ
ネーブル制御回路とを具備して構成したことを特徴とす
る書込み／読出し非同期形ＦＩＦＯ式バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060721A JPH01233514A (ja) | 1988-03-15 | 1988-03-15 | 書込み／読出し非同期形ｆｉｆｏ式バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63060721A JPH01233514A (ja) | 1988-03-15 | 1988-03-15 | 書込み／読出し非同期形ｆｉｆｏ式バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233514A true JPH01233514A (ja) | 1989-09-19 |
Family
ID=13150425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63060721A Pending JPH01233514A (ja) | 1988-03-15 | 1988-03-15 | 書込み／読出し非同期形ｆｉｆｏ式バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01233514A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528746A (ja) * | 1991-07-24 | 1993-02-05 | Nec Ic Microcomput Syst Ltd | Ｆｉｆｏメモリ回路 |
| DE19804384B4 (de) * | 1997-07-25 | 2010-12-09 | Mitsubishi Denki K.K. | Halbleiterspeichereinrichtung |
-
1988
- 1988-03-15 JP JP63060721A patent/JPH01233514A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528746A (ja) * | 1991-07-24 | 1993-02-05 | Nec Ic Microcomput Syst Ltd | Ｆｉｆｏメモリ回路 |
| DE19804384B4 (de) * | 1997-07-25 | 2010-12-09 | Mitsubishi Denki K.K. | Halbleiterspeichereinrichtung |
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