JPH01233850A - タイミング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系、公衆網、加入者系等のディジ
タル伝送系に用いられるタイミング方式％式％ 第７図はディジタル伝送系に用いられる従来のタイミン
グ方式の一構成例を示す回路図である。同図において７
０１はデータ入力線、７０２はクロック入力線、７０３
はラッチ回路、７０４はセレクタ回路、７０５は制御信
号入力線、７０６１〜７０６．はゲート、７０７はデー
タ出力線、７０８はクロック出力線である。ここでクロ
ック入力線７０２から入力されるクロック信号とデータ
入力線７０１から入力されるデータ信号は同じ繰り返し
周期を有しているが、一般には、データ入力線７０１か
ら入力されるデータ信号とクロック入力線７０２から入
力されるクロック信号間の位相同期がとれているとは限
らないため前記データ信号を直ちにこのクロック信号を
用いてリタイミングすることはできない。そこで、この
入力されたクロック信号を固有のゲート遅延を有するグ
ー）７０６１〜７０６３に通して４相のクロック信号を
作シ出し、この生成された４相のクロック信号を入力と
するセレクタ回路７０４においては、制御信号入力線７
０５がら入力される制御信号を用いて４相のクロック信
号から１相のクロック信号を選択する。例えば、仁の選
択制御は１デ一タ信号を送信する前にビット同期用のプ
リアンプル信号を送信し、受信側でこのプリアンプル信
号が正しく受信されているかの情報に基づき行なうこと
が可能である・この選択されたクロック信号を用いてラ
ッチ回路７０３では、データ入力線７０１から入力され
るデータ信号を識別し、リタイミングを行なう。このよ
うに、第７図の回路では、リタイミングに使用するクロ
ック信号としては４相のクロック信号から選択して使用
することが可能であるので、例えクロック入力線７０２
から入力されるクロック信号とデータ入力線７０１から
入力されるデータ信号の位相同期がとれていなくても、
仁のデータ信号を誤りなぐりタイミングすることが可能
となる・ 〔発明が解決しようとする課題〕 第７図に示されたタイミング方式においては、固有のゲ
ート遅延を有するグー）７０６ｚ〜７０６３を用いた非
論理操作で４相のクロック信号を生成し、この４相のク
ロック信号から１相を選択してデータのりタイミングを
行なりているので、グー）７０６１〜７０６３が有する
ゲート遅延量がデータのりタイミングを行なう上で重要
なファクタとなシ、また入力されるデータ信号の繰り返
し周波数に依存してゲート遅延量を調整しなければなら
なかった〇 本発明の目的は、これらの問題点を解決した回路構成が
簡易であり、非論理操作でデータのりタイミング用クロ
ック信号を生成することなく、かつ、入力されるデータ
信号の繰り返し周波数に依存しないタイミング方式を提
供することにある。

〔課題を解決するための手段〕

本発明によれば、ディジタル信号と該ディジタル信号の
繰り返し周波数成分と同一の繰り返し周波数を有するク
ロック信号が供給されるタイミング方式において、前記
クロック信号をラッチクロック信号とし該ラッチクロッ
ク信号を用いてｍ記ディジタル信号をう、チする８個の
ラッチ回路と、該８個のラッチ回路の出力信号を入力と
し該入力信号の一致検出を行なう一致検出（ロ）路と、
前記−致検出回路が不一致検出を行なったときに前記ラ
ッテクロック信号の位相を反転させる手段を有すること
を特徴とするタイミング方式が得られる。

〔実施例〕

ｗＩ、１図に本発明の第１の実施例であるタイミング方
式を示す。同図においてｌＯｌはデータ入力線、１０２
はクロック入力線、１０３ｔ、１０３２はＤフリップフ
ロ、ブ（Ｄ−１’／ｌｉ’）、１０４は排他的論理和グ
ー）（ｇＸ−０几ゲート）、１０５ＦｉＯ−に’／Ｆ、
　ｌ　０６はクロック信号が入力される毎に内部状態を
反転させるＴ　−Ｆ　／　Ｆ％１０７ｒｉｇｘ１０７ｒ
ｉゲート、１０８Ｆｉインバータ回路、１１０はデータ
出力線、ｉｌｌはクロック出力線である。ここでクロッ
ク入力ｍ１０２から入力されるクロック信号は、データ
入力ＭＩＯＩから入力されるデータ信号の繰り返し周波
数成分と同一の繰ｐ返し周波数を有しているが、一般に
はデータ入力＠１０１から入力されるデータ信号とクロ
ック入力線１０２から入力されるクロック信号間の位相
同期がとれているとは限らない◇Ｄ−ｂ″／ｆ’１０３
ｓ−１０３ｓｔｆデータ入力ａ１０１から入力されるデ
ータ信号を入力とし、クロック入力線１０２から入力さ
れるクロック信号を用いて各入力信号をリタイミングす
るラッチ回路１０３を構成し、ＷＸ−ＯＲゲート１０４
、Ｄ−Ｆ／Ｆ１０５、及びＴ　−？　／　Ｆ　１０６　
ｔｌ　ラッチ回路１０３から供給されるデータ信号の一
致検出を行なう一敦検出回Ｎ１１０９を構成し、クロッ
ク入力ｄ１０２を入力とするｇｘ−ｏｋＬゲーグー０７
Ｕ一致検出回路１０９の出力信号に基づいて０相或はπ
相の出力位相を選択する。

第２図・および第３図は第１図における各部動作波形を
示す◇以下第２図、第３図を用いて、データ入力線１０
１から入力されるデータ信号を誤りなく識別し、データ
出力線ｉｉｏから出力されるデータ信号と、りａツク出
力ｌ＠１１１１から出力されるクロック信号の位相同期
が確保される過程を順次説明する〇 Ａが本タイミングチャートの開始時刻である。

第２図は各ゲートのゲート遅延を考慮した場合、第３図
は各ゲートのゲート遅延を考慮せず、急峻なりロック信
号の変化に７リツプフロツプの状態遷移が追従できない
場合のタイミングチャートを示している。

ＥＸ−ＯＲゲート１０７の出力信号には、Ｔ−Ｆ／Ｆ　
１０６の出力である制御信号が１１“の場合には１０ク
ロツク入力１０２の反転クロック、Ｏ′の場合には同相
のクロック信号が出力される。

Ｄ−Ｆ／Ｆ１０３＋　、１０　：ｈはＥＸ−ＯＲゲート
１０７の出力の立ち上がシ、つまシ時刻Ｈ，Ｃ，Ｄ・・
曲でデータ入力１０１の識別を行なう。Ｄ　−Ｆ　／　
Ｆ１０３１（７）出力信号及びＤ−Ｆ／Ｆｌ　Ｏ：３．
　＋７）出力信号における矢印は、データ入力１０１の
変化点がＥＸ−ＯＲゲート１０７の出力信号の立ち上が
シに対して時間的に早いか遅いかを示しておシ、右向き
の矢印は早い場合、左向きの矢印は遅い場合を示してい
る。一般にＥＸ−０几ゲート１ｏ７の出力信号の立ち上
がシの近傍にデータ入力！０１の変化がめるような位相
関係の場合、微妙なタイミングでＤ−ｂ’／Ｆ１０３ｔ
１１０３ｍの出力が不定となシ、識別能シを生じる。そ
こで、ｌ）　−）”　／Ｆ１０３１．１０３．の状態が
不一致となった場合には、自動的に逆相のクロック信号
をデータ信号の打ち抜き信号とする構成とすれば、デー
タ信号を誤シなくリタイミングすることが可能となる。

第２図、第３図のタイミングチャートでは、クロック入
力−或はデータ入力線の配線遅延、ゲート遅延のはらり
き、更には信号波形の立ち上がシ立ち下がり特性の省下
などの影響により１時刻りでＤ−ｈ’／Ｆ１０３ｔはデ
ータ信号変化後の状態１０°−Ｄ−Ｆ／Ｆ’　ｌ　Ｏ３
２はデータ信号変化前の状態１ｍと異なった状態遷移を
行なったものとする。ｇｘ−ＯＲゲート１０４はＤ−ｙ
７ｙ１０３し１０３−の出力を常に監視してお夛、−致
状態で１０”、不一致状態で１１ｍを出力するＯｇｘ−
ＯＲグー）１０４の出力において、血縁の輝線は本来好
ましくない細いパルスが発生することを示しておｐ、Ｅ
ｘ−ｏルグー）１０４０入力が同時に変化するときに税
われる。Ｄ−Ｆ／Ｆ１０５ｉｊｇＸ−（ＪＲケ−）　１
０４（ｉり出力ｉｇＸ　−ＯＲゲート１０７の出力を入
力とするインバータ回路１０８の出力の立ち上が９で打
ち抜くことにより、好ましくない細いパルスの影響金除
去する。

Ｄ−Ｆ／Ｆ　１０３１ｔ　ｌ　０３ｇの出力状態が等し
いときにはＤ−）’／ｋ”ｘｏｓの出力には１０１が現
れるが、等しくないときにはｌ１１が出力される０Ｔ−
Ｆ／Ｆ１０６はＤ−Ｆ／Ｆ　ｌ　０５の出力信号の立ち
上がりで内部状態を反転しこの出力信号をａＸ−ＯＲゲ
ート１０７の制御信号として供給する。第２図のタイミ
ングチャートでは時刻りで不一致状態が生じ、その結果
としてＴ−Ｆ／Ｆｌｏａの出力の状態がｌ１１からＩ　
ｇ　ｍに変化し１ＥＸ−ＯＲゲート１０７の出力に斜縁
Ｅで示したパルスが生じ、このパルスの立ち上がりでＤ
　−ｒ’　／　ｋ！’１０３＋、１０３ｓの状態遷移が
生じた場合の例であシ、第３図はこのパルスが細す＠’
ｉ）　−ｉ４′／　Ｆ１０３１．１０３ｇの動作周波数
制限のｌために、状！ｕ４ｆ！Ｉ移が生じなかった場合
の例である。このように何れの場合を想定したとしても
、１度不一致検出が生じるとＥＸ−ＯＲグー）　１０７
の出力信号の位相が反転し、この反転クロック信号を用
いてデータ入力１０１の識別を行なうことが可能となる
。

つまり、−数構出回路１０９は、常にＤ−Ｆ／Ｐ１０３
．．１０３！の出力の一致判定を行っておシ、１度でも
不一致が検出されるとｇｘ−ｏ几グー）１０７の出力の
立ち上がりがデータ入力１１ＪＩの変化点の近傍にある
と判断し、ｇｘ−ＯＲゲート１０７の出力信号の位相の
反転を自動的に行ない、この反転クロック信号を用いて
データ入力１０１の識別を行なう。この反転クロックの
立ち上が９は、データ入力１０１が一定の状態に確定し
た時刻に現われるので、このクロック信号を用いること
によＩｌなくデータ入力１０１をリタイミングすること
が可能となシ、結果としてデータ出力ｍ１１０にクロッ
ク出力ｍ１ｌｌｉのクロック信号に同期したデータ信号
が現われることに、なるＯ 第４図は本発明の第２の実施例の回路図であシ、データ
信号の一万を遅延させてラッチし、そのラレチ出力の一
致検出を行なう場合の構成を示す・同図において、４０
１はデータ入力線、４０２Ｆｉクロック入力線、４０３
ｔ＊４０３ｚはＤ−Ｆ／Ｆ・４０４はｇｘ−ＯＲゲート
、４０５ｄＤ−１＋’／Ｆ。

４ｏ１ｊＴ−’／Ｆ％　　４０７はｇｘ−ｏｋＬゲート
、４０８はインバータ回路、４１Ｏはデータ出力線、４
１１ｒｉクロツク出力線、４１２５ｗ４１２２は固有の
ゲート遅延を有するゲートである。Ｄ−Ｆ／Ｆ４０３ｔ
はデータ入力４４０１から入力されるデータ信号を入力
とし、−万〇−Ｆ’／Ｆ４０３２はゲート４１２し４１
２雪で遅延されたデータ信号を入力とし、クロック入力
線４０２から供給されるラッチクロック信号を用いて各
入力信号をリタイミングするラッチ回路４０３を構成し
、ＥＸ−〇凡４０４、Ｄ−Ｆ／Ｆ４ｏ、ｓ、及びＴ−Ｆ
／Ｆ４０６からなる一致検出回路４０９でラッチ回路４
０３から供給されるデータ信号の一致検出を行ない、不
一致が検出されると自動的にラッチクロック信号の位相
を反転させる構成となっている。

第５図は本発明の第３の実施例の回路図であり、Ｄ−Ｌ
”／Ｆからなる３個のラッチ回路を用いた場合の構成を
示す。同図において、５０１はデータ入力線、５０２は
クロック入力線％５０３１〜５０３ｄ；ｔＤ−Ｆ／Ｆ、
　５０４．〜５０４３はｇｘ−ＯＲグー）、５０５はＤ
−１／Ｆ、５０６はＴ−ド７ｙ、５ａ７はＥｘ−ｏ几グ
ート、５０８はインバータ回路、５１０はデータ出力線
、５１１はクロック出力線、５１３は論理和ゲート（０
ルゲート）である。ここで、１）−Ｆ／Ｆ　５０３ｔ〜
５０３ｓはデータ入力線５０１から入力されるデータ信
号を入力とし、クロック入力？ｔｓ５０２から入力され
るクロック信号を用いて各入力信号をリタイミングする
ラッチ回路５０３を構成し、ＥＸ−（ＨＬゲグー５０４
ｔ〜５０４３、ＯＲゲート５１３、Ｄ−１”／Ｆ５０５
．及びＴ−Ｆ／Ｆ５０６はラッチ回路５０３から供給さ
れる３系列のデータ信号の一致検出を行なう一致検出回
路５０９を構成し、ラッチ回路５０３の出力のうち何れ
か１つでも不一致が生じれば打ち抜きクロック信号の位
相反転制御を行なう。

更に、第６図は本発明の第４の実施例の回路図であり、
−数枚出回路内に保護カウンタを具備した構成を示す。

同図において、６０１はデータ入力線、６０２ｒｉクロ
ック入力線、６０３１−６０３１はｏ−ｐｉＦ、ｅ０３
はＤ　−Ｆ　／　Ｆ　６０３　ｔ　−６０３ｍからなる
２個のラッチ回路、６０４はＥＸ−ＯＲゲート、６０５
はＤ−Ｆ／Ｆ１６０６はＴ−ｙ７Ｆ、’６０１ｊＷＸ−
ＯＲゲート、６０８はインバータ回路、６１Ｏはデータ
出力線、６１１はクロック出力ｍ、６１４ｒｉ保護カウ
ンタである。ここで、ｇｘ−ＯＲゲート６０４、Ｄ−Ｆ
’／１’６０５、保護カウンタ６１４、及びＴ−ｚ７ｙ
６０６は２個のラッチ回路６０３から供給される２系列
のデータ信号の一致検出を行なう一致検出回路６０９を
構成し、保護カウンタ６１４ｔ−［Ｘ−０几ゲート６０
４から送られてくる不一致検出信号を計数し、カウント
アツプしたら速やかに’ｒ−ｒ／Ｆ６０６にクロック信
号を供給するＯ保護カウンタ６１４の構成方式としては
、リセットタイプのカウンタを用いる構成、或は競合カ
ウンタを用いる構成など多様な構成が考えられるが、こ
のような保護カウンタを用いる構成とすることによシ、
２個のラッチ回路６０３を構成するＤ−Ｉ＋’／Ｐ６０
３１ｅ６０３意或はＷＸ−ＯＲゲート６０４等の動作誤
りによって、ＷＸ−ＯＲゲート６０７の出力であるクロ
ック信号の位相反転制御が行なわれる可能性を抑圧する
。

〔発明の効果〕

このように、本発明によれば入力されるデータの繰り返
し周波数に依存することなく、簡易な論理操作を用いる
だけで誤りなくデータ信号のりタイミングを行なうこと
が可能となるタイミング方式が提供で齢る◎

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図、５ｇ
３図は第１図の動作を示すタイミングチャート、第４図
は本発明の第２の実施例の回路図、第５図は本発明の第
３の実施例の回路図、第６図は本発明の巣４の実施例の
回路図、第７図は従来例の１０ツク図である０ １０１・・・・・・データ入力線、１０２・・・・・・
クロック入力線、１０３．〜１０３雪・・・・・・Ｄ　
−ト”　／　Ｆ’％１０３・・・・・・ラッチ回路、１
０４・・・・・・ｇｘ−ａ′ｋＬゲート、１０５・・・
・・・Ｄ−Ｆ’／Ｆ’％１０６・・・・・・Ｔ　−１４
’　／　Ｆ　。 １０７・・・・・・ＥＸ−ＯＲグー）、１０８・・・・
・・インバータ回路、１０９・・・・・・−数構出回路
、１１０・・・・・・データ出力線、１１１・・・・・
・クロック出力線、４０１・・・・・・データ入力ｄ、
４０２・・・・・・クロック入力線、４０３し４０３１
・・・・・・Ｄ−Ｅ’／に’、　４０３・・・・・・ラ
ッチ回路、４０４・・・・・・ａＸ−Ｏ凡グート、４０
５・・・・・・Ｄ−＃／に’、４０６・・・・・・ｉ’
−Ｆ／Ｆ、　４０７・・・・・・Ｅｘ−ｏ凡グー）、４
０８・・・・・・インバータ回路、４０９・・・・・・
−数構出回路、４１０・・・・・・データ出力線、４１
１・・・・・・クロック出力線、４１２１＋４１２ｓ・
・・・・・ゲート、５０１・・・・・・データ入力線、
５０２・・・・・・クロック入力線％５０３１〜５０３
３・・・・・・Ｌ）−Ｆ７ｔ、５０３・・・・・・ラッ
チ回路、５０４１〜５０４Ｍ　　・・・・・・ＥＸ−０
几ゲート、５０５・・・・・・Ｄ−Ｆ’　／　Ｆ・　５
０６・・・・・・Ｔ−Ｆ／Ｆ、５０７・・・・・・ＥＸ
−ＯＲゲグー％　５０８・・・・・・インバータ回路、
５０９・・・・・・−数構出回路、５１０・・・・・・
データ出力麿、５１１・・・・・・クロック出力線、５
１３・・・−ＯＲゲート、６０１・・・・・・データ入
力線、６０２・・・・・・クロック入力線、６０３１−
（３０３ｇ・・・・・・Ｄ−Ｊ’／Ｆ。 ６０３・・・・・・ラッチ回路、６０４・・・・・・Ｅ
Ｘ−ＯＲゲート、６０５・・・・・・１）−Ｆ／Ｆ、　
６０６・・・・・・Ｔ−Ｆ／Ｆ、６０７・・・・・・Ｅ
Ｘ−ＯＲゲート、６０８・・・°・。 インバータ回路、６０９・・・・・・−数構出回路、６
１０・・・・・・データ出力線、６１１・・・・・・ク
ロック出力線、６１４・・・・・・保欣カウンタ、７０
１・・・・・・データ入力線、７０２・・・・・・クロ
ック入力線、７０３・・・・・・ラッチ回路、７０４・
・・・・・セレクタ回路、７０５・・・・・・制御信号
入力線％７０６１〜７０６３・・・・・・ゲート、７０
７・・・・・・データ出力ｉ、７０８・・・・・・クロ
ック出力線。 代理人　弁理士　　内　原　　　晋 第１回 テ：り入ｆＪｆＤ１ ＹＺ図 寮乙回

Claims (1)

【特許請求の範囲】
1. ディジタル信号と該ディジタル信号の繰り返し周波数成
   分と同一の繰り返し周波数を有するクロック信号をラッ
   チクロック信号とし該ラッチクロック信号を用いて前記
   ディジタル信号をラッチするＮ個（Ｎは２以上の整数）
   のラッチ回路と、該Ｎ個のラッチ回路の出力信号を入力
   とし該入力信号の一致検出を行なう一致検出回路と、前
   記一致検出回路が不一致検出を行なったときに前記ラッ
   チクロック信号の位相を反転させる手段とを有すること
   を特徴とするタイミング方式。