JPH0462503B2 - - Google Patents
Info
- Publication number
- JPH0462503B2 JPH0462503B2 JP60011737A JP1173785A JPH0462503B2 JP H0462503 B2 JPH0462503 B2 JP H0462503B2 JP 60011737 A JP60011737 A JP 60011737A JP 1173785 A JP1173785 A JP 1173785A JP H0462503 B2 JPH0462503 B2 JP H0462503B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- manchester
- bit
- input
- encoded data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007704 transition Effects 0.000 claims description 25
- 238000001514 detection method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims 1
- 241000258241 Mantis Species 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/417—Bus networks with decentralised control with deterministic access, e.g. token passing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マンチエスタ符号化データ信号の検
出器、特に、コード違反のセルを含む、一連のマ
ンチエスタビツトセルの半ビツトセルの電圧レベ
ルに対応する値の予め決められたパターンを検出
する検出器に関する。
出器、特に、コード違反のセルを含む、一連のマ
ンチエスタビツトセルの半ビツトセルの電圧レベ
ルに対応する値の予め決められたパターンを検出
する検出器に関する。
トークンパス方式のローカルエリアネツトワー
ク（LAN）には、単一の通信媒体が多くのモジ
ユールによつて共有されるものがある。このよう
なネツトワークは、1983年10月７日に、ラツセ
ル・エー・ヘンゼルによつて出願された米国特許
出願第540061号“プラントマネジメントシステ
ム”（譲受人：ハネウエル・インコーポレーテツ
ド）に開示され、特許請求されている。その出願
は、参考資料として本出願に含まれる。
ク（LAN）には、単一の通信媒体が多くのモジ
ユールによつて共有されるものがある。このよう
なネツトワークは、1983年10月７日に、ラツセ
ル・エー・ヘンゼルによつて出願された米国特許
出願第540061号“プラントマネジメントシステ
ム”（譲受人：ハネウエル・インコーポレーテツ
ド）に開示され、特許請求されている。その出願
は、参考資料として本出願に含まれる。
このようなトークンパス方式のローカルエリア
ネツトワークにおいては、他のモジユールからト
ークンを受取つたモジユールは、他のモジユール
に情報を伝送するために、通常、一定の時間、媒
体に独占的にアクセスする送信権を有する。その
一定時間の経過後、トークンを持つているモジユ
ールは、そのネツトワークの他の後続モジユール
にそのトークンを渡さなければならない。
ネツトワークにおいては、他のモジユールからト
ークンを受取つたモジユールは、他のモジユール
に情報を伝送するために、通常、一定の時間、媒
体に独占的にアクセスする送信権を有する。その
一定時間の経過後、トークンを持つているモジユ
ールは、そのネツトワークの他の後続モジユール
にそのトークンを渡さなければならない。
このようなネツトワークでは、情報は、一組の
２進数であるフレームとしてモジユール間で伝送
される。上記ネツトワークでは、２つの型のフレ
ームが用いられる。フレームの１つの型はトーク
ンパスフレームあるいはトークンであり、第２の
型は、インフオーメーシヨンフレームである。上
記に参照したプラントマネジメントシステムにお
いてトークンパスフレームとインフオーメーシヨ
ンフレームの両者とも、フレーーム開始デリミタ
SFDとフレーム終了デリミタEFDとをもつ。
上記のシステムにおいて各モジユールのバスイン
ターフエイスユニツト（BIU）により送信また
は、受信される情報は、マンチエスタビツトセル
に含まれる各情報ビツトをもつマンチエスタ符号
化された２進信号の形式をもつ。信号電圧レベル
が、マンチエスタセルの第１の半ビツトセルで低
レベルすなわち論理値０で、第２の半ビツトセル
で高レベルすなわち論理値１であるとき、マンチ
エスタビツトセルの情報内容は、論理値０と見な
される。マンチエスタビツトセルの情報内容が論
理値０であると、低から高への電圧遷移が、マン
チエスタビツトセルの中間で生じる。信号電圧レ
ベルが、第１の半ビツトセルで高レベルすなわち
論理値１で、第２の半ビツトセルで低レベルすな
わち論理値０であるとき、マンチエスタビツトセ
ルの情報内容は、論理値１と見なされる。マンチ
エスタビツトセルの情報内容が論理値１である
と、高から低への電圧遷移がマンチエスタビツト
セルの中間で生じる。
２進数であるフレームとしてモジユール間で伝送
される。上記ネツトワークでは、２つの型のフレ
ームが用いられる。フレームの１つの型はトーク
ンパスフレームあるいはトークンであり、第２の
型は、インフオーメーシヨンフレームである。上
記に参照したプラントマネジメントシステムにお
いてトークンパスフレームとインフオーメーシヨ
ンフレームの両者とも、フレーーム開始デリミタ
SFDとフレーム終了デリミタEFDとをもつ。
上記のシステムにおいて各モジユールのバスイン
ターフエイスユニツト（BIU）により送信また
は、受信される情報は、マンチエスタビツトセル
に含まれる各情報ビツトをもつマンチエスタ符号
化された２進信号の形式をもつ。信号電圧レベル
が、マンチエスタセルの第１の半ビツトセルで低
レベルすなわち論理値０で、第２の半ビツトセル
で高レベルすなわち論理値１であるとき、マンチ
エスタビツトセルの情報内容は、論理値０と見な
される。マンチエスタビツトセルの情報内容が論
理値０であると、低から高への電圧遷移が、マン
チエスタビツトセルの中間で生じる。信号電圧レ
ベルが、第１の半ビツトセルで高レベルすなわち
論理値１で、第２の半ビツトセルで低レベルすな
わち論理値０であるとき、マンチエスタビツトセ
ルの情報内容は、論理値１と見なされる。マンチ
エスタビツトセルの情報内容が論理値１である
と、高から低への電圧遷移がマンチエスタビツト
セルの中間で生じる。
マンチエスタ符号化は、各マンチエスタビツト
セルの中間で高低あるいは低高の電圧遷移すなわ
ちビツト中間遷移があることが必要とされる。も
し、マンチエスタビツトセルでこのようなビツト
中間遷移を生じなければ、コード違反CV（Code
violation）が生じる。
セルの中間で高低あるいは低高の電圧遷移すなわ
ちビツト中間遷移があることが必要とされる。も
し、マンチエスタビツトセルでこのようなビツト
中間遷移を生じなければ、コード違反CV（Code
violation）が生じる。
上記プラントマネジメントシステムにおいて、
フレーム開始デリミタ（SFD）とフレーム終了
デリミタ（EFD）のどちらもコード違反すなわ
ちそれぞれ４個のCVを含む。このようにコード
違反CVを用いることにより、４ビツトエラーが
起きない限り、正しいデータがフレームデリミタ
に化けてしまうことはない。
フレーム開始デリミタ（SFD）とフレーム終了
デリミタ（EFD）のどちらもコード違反すなわ
ちそれぞれ４個のCVを含む。このようにコード
違反CVを用いることにより、４ビツトエラーが
起きない限り、正しいデータがフレームデリミタ
に化けてしまうことはない。
ローカルエリアネツトワークで動作状態にあ
る。全てのモジユールは、ネツトワークの通信媒
体を通して伝送される全てのインフオーメーシヨ
ンフレームとトークンフレームを受信するので、
ネツトワークの各モジユールのバスインターフエ
イスユニツト（BIU）は、マンチエスタ符号化デ
ータのフレーム開始デリミタSFDおよびフレー
ム終了デリミタEFDを表わす特有のパターンを
リアルタイムで識別することができなければなら
ない。
る。全てのモジユールは、ネツトワークの通信媒
体を通して伝送される全てのインフオーメーシヨ
ンフレームとトークンフレームを受信するので、
ネツトワークの各モジユールのバスインターフエ
イスユニツト（BIU）は、マンチエスタ符号化デ
ータのフレーム開始デリミタSFDおよびフレー
ム終了デリミタEFDを表わす特有のパターンを
リアルタイムで識別することができなければなら
ない。
何故ならば、各フレームがアドレスしている１
以上のモジユールのアドレスがフレーム開始デリ
ミタSFDの直後に位置しているからである。そ
して、特にトークンフレームがアドレスされてい
るモジユールに対して、フレーム終了デリミタ
EFDは、そのモジユールがトークンを持つてい
て、後続のモジユールへトークンフレームまた
は、情報フレームを送信しなければならないこと
を示しているからである。
以上のモジユールのアドレスがフレーム開始デリ
ミタSFDの直後に位置しているからである。そ
して、特にトークンフレームがアドレスされてい
るモジユールに対して、フレーム終了デリミタ
EFDは、そのモジユールがトークンを持つてい
て、後続のモジユールへトークンフレームまた
は、情報フレームを送信しなければならないこと
を示しているからである。
したがつてローカルエリアネツトワークの各モ
ジユールのBIUは、正しく符号化されたマンチエ
スタデータと同様にコード違反を含むマンチエス
タ符号化データ信号の予め決められたパターンを
実質的に受信と同時に検出する検出器をもたなけ
ればならない。
ジユールのBIUは、正しく符号化されたマンチエ
スタデータと同様にコード違反を含むマンチエス
タ符号化データ信号の予め決められたパターンを
実質的に受信と同時に検出する検出器をもたなけ
ればならない。
本発明の検出器は、マンチエスタコード違反を
表わすデータ信号を含み、直列に与えられるマン
チエスタ符号化データ信号の予め決められたパタ
ーンをリアルタイムで検出する。
表わすデータ信号を含み、直列に与えられるマン
チエスタ符号化データ信号の予め決められたパタ
ーンをリアルタイムで検出する。
各マンチエスタビツトセルの各半ビツトセルの
電圧レベルがシフトレジスタにクロツク毎に入力
され、シフトレジスタは、ｎマンチエスタビツト
セルすなわち2n半ビツトセルの電圧レベルある
いは論理信号をストアすることができる。実施例
ではｎ＝８である。マンチエスタ符号化データ信
号の各マンチエスタビツトセルの各半ビツトセル
のほぼ中央において、必要な極性または、方向の
電圧遷移をもつ受信クロツク信号がデコーダから
出力され、検出器に入力される。
電圧レベルがシフトレジスタにクロツク毎に入力
され、シフトレジスタは、ｎマンチエスタビツト
セルすなわち2n半ビツトセルの電圧レベルある
いは論理信号をストアすることができる。実施例
ではｎ＝８である。マンチエスタ符号化データ信
号の各マンチエスタビツトセルの各半ビツトセル
のほぼ中央において、必要な極性または、方向の
電圧遷移をもつ受信クロツク信号がデコーダから
出力され、検出器に入力される。
シフトレジスタの2n出力の論理値は、プログ
ラマブルロジツクアレイに入力され、その論理値
が予め決められたパターンを満足する値をもつ毎
にプログラマブルロジツクアレイは出力信号を出
力する。プログラマブルロジツクアレイの出力
は、ラツチに記憶され、必要に応じて、モジユー
ルのBIUを含む他の要素で使用される。
ラマブルロジツクアレイに入力され、その論理値
が予め決められたパターンを満足する値をもつ毎
にプログラマブルロジツクアレイは出力信号を出
力する。プログラマブルロジツクアレイの出力
は、ラツチに記憶され、必要に応じて、モジユー
ルのBIUを含む他の要素で使用される。
それ故、本発明の目的は、マンチエスタ符号化
データの特有のパターンが、検出器に直列に入力
される２進信号に表われたときに、そのパターン
を検出する検出器を提供することにある。
データの特有のパターンが、検出器に直列に入力
される２進信号に表われたときに、そのパターン
を検出する検出器を提供することにある。
本発明の第２の目的は、正しく符号仏されたマ
ンチエスタ符号化データ信号と同様に、マンチエ
スタコード違反を含むマンチエスタ符号化データ
の予め決められたパターンを検出する検出器を提
供することにある。
ンチエスタ符号化データ信号と同様に、マンチエ
スタコード違反を含むマンチエスタ符号化データ
の予め決められたパターンを検出する検出器を提
供することにある。
第１図において、ローカルエリアネツトワーク
の通信媒体を通して伝送されるマンチエスタ符号
化データ信号がマンチエスタデータ１０に入力さ
れる。実施例では、通信媒体は、一対の同軸ケー
ブルまたはチヤンネルで、その両方のチヤンネル
を通つて、データ信号が伝送される。その１つの
チヤンネルは主チヤンネルと呼ばれ、デコーダ１
０へ入力される主チヤンネルPRICHL＋のデー
タ信号のソースとして用いられる。
の通信媒体を通して伝送されるマンチエスタ符号
化データ信号がマンチエスタデータ１０に入力さ
れる。実施例では、通信媒体は、一対の同軸ケー
ブルまたはチヤンネルで、その両方のチヤンネル
を通つて、データ信号が伝送される。その１つの
チヤンネルは主チヤンネルと呼ばれ、デコーダ１
０へ入力される主チヤンネルPRICHL＋のデー
タ信号のソースとして用いられる。
主チヤンネルPRICHL＋のデータ信号は直列
入力並列出力のシフトレジスタ１２―１のデータ
入力端子Ｂにも入力される。第５図および第６図
で後述するようにデコーダ１０は、入力された主
チヤンネルPRICHL＋の各マンチエスタビツト
セルの各半ビツトセルのほぼ中央において、必要
なタイプの電圧転換をもつ受信クロツク信号
RCVCLK＋を出力する。デコーダ１０は、また、
以下に述べる理由で、RCVCLK＋を一定時間遅
れをもたせた信号RCVCLK＋Ｅを出力する。実
施例では、信号RCVCLK＋Ｅは、ほぼ50ナノ秒
〔nsec〕遅れている。受信クロツク信号RCVCLK
＋は、シフトレジスタ１２―１、および１２―２
のクロツク端子CKに入力される。シフトレジス
タ１２―１および１２―２の主リセツト端子
およびデータ入力端子Ａは、論理値１を表わす電
圧源に接続されている。シフトレジスタ１２―２
のデータ入力端子Ｂは、レジスタ１２―１の出力
８、すなわち第１図の信号RECV４Ａを出力する
端子に接続されている。実施例では、シフトレジ
スタ１２―１および１２―２は、フエアチヤイル
ドアンドカメラ社の型番F164高速８ビツト直列
入力並列出力シフトレジスタを用いている。直列
データは、クロツク入力CKに入力された
RCVCLK＋の低高電圧遷移と同期して、２入力
ANDゲートへ入力される。第１図に図示される
ようにレジスタ１２―１および１２―２を接続す
ることにより、８マンチエスタ符号化ビツトセル
の半ビツトセルの数16の出力をもつ直列入力並列
出力シフトレジスタが構成される。
入力並列出力のシフトレジスタ１２―１のデータ
入力端子Ｂにも入力される。第５図および第６図
で後述するようにデコーダ１０は、入力された主
チヤンネルPRICHL＋の各マンチエスタビツト
セルの各半ビツトセルのほぼ中央において、必要
なタイプの電圧転換をもつ受信クロツク信号
RCVCLK＋を出力する。デコーダ１０は、また、
以下に述べる理由で、RCVCLK＋を一定時間遅
れをもたせた信号RCVCLK＋Ｅを出力する。実
施例では、信号RCVCLK＋Ｅは、ほぼ50ナノ秒
〔nsec〕遅れている。受信クロツク信号RCVCLK
＋は、シフトレジスタ１２―１、および１２―２
のクロツク端子CKに入力される。シフトレジス
タ１２―１および１２―２の主リセツト端子
およびデータ入力端子Ａは、論理値１を表わす電
圧源に接続されている。シフトレジスタ１２―２
のデータ入力端子Ｂは、レジスタ１２―１の出力
８、すなわち第１図の信号RECV４Ａを出力する
端子に接続されている。実施例では、シフトレジ
スタ１２―１および１２―２は、フエアチヤイル
ドアンドカメラ社の型番F164高速８ビツト直列
入力並列出力シフトレジスタを用いている。直列
データは、クロツク入力CKに入力された
RCVCLK＋の低高電圧遷移と同期して、２入力
ANDゲートへ入力される。第１図に図示される
ようにレジスタ１２―１および１２―２を接続す
ることにより、８マンチエスタ符号化ビツトセル
の半ビツトセルの数16の出力をもつ直列入力並列
出力シフトレジスタが構成される。
第２図にフレーム開始デリミタSFD１４およ
びフレーム終了デリミタEFD１６の波形が示さ
れる。波形１４，１６を識別された情報内容また
は値をもつた各マンチエスタビツトセルに分割
し、その表示を波形１４，１６の上側に示す。フ
レーム開始デリミタSFD１４に対しては、各マ
ンチエスタビツトセルの値は、左から右へ０，
CV，CV，０，１，CV，CV，１である。ここに
CVはマンチエスタビツトセルの中で生じるコー
ド違反すなわち、マンチエスタ符号化の規則が要
求するビツト中間コード遷移が無いセルを示す。
フレーム終了デリミタEFD１６に対しては、各
マンチエスタビツトセルの値は、左から右へ１，
CV，CV，１，０，CV，CV，０である。波形１
４，１６の下側に、フレーム開始デリミタSFD
１４およびフレーム終了デリミタEFD１６を構
成するマンチエスタビツトセルの各半ビツトセル
の論理値または電圧レベルを示す。フレーム開始
デリミタSFD１４の半ビツトセル群に対する論
理値は左から右へ０，１，１，１，０，０，０，
１，１，０，０，０，１，１，１，０であり、フ
レーム終了デリミタEFD１６に対しては、１，
０，０，０，１，１，１，０，０，１，１，１，
０，０，０，１である。したがつて、16個の出
力、RECVOAからRECV７Ｂのパターンがフレ
ーム開始デリミタSFD１４またはフレーム終了
デリミタEFD１６に対応する値をもつならば、
これらの値のパターンをもつ８個のマンチエスタ
ビツトセルはフレーム開始デリミタSFD、ある
いは、フレーム終了デリミタEFDである。
びフレーム終了デリミタEFD１６の波形が示さ
れる。波形１４，１６を識別された情報内容また
は値をもつた各マンチエスタビツトセルに分割
し、その表示を波形１４，１６の上側に示す。フ
レーム開始デリミタSFD１４に対しては、各マ
ンチエスタビツトセルの値は、左から右へ０，
CV，CV，０，１，CV，CV，１である。ここに
CVはマンチエスタビツトセルの中で生じるコー
ド違反すなわち、マンチエスタ符号化の規則が要
求するビツト中間コード遷移が無いセルを示す。
フレーム終了デリミタEFD１６に対しては、各
マンチエスタビツトセルの値は、左から右へ１，
CV，CV，１，０，CV，CV，０である。波形１
４，１６の下側に、フレーム開始デリミタSFD
１４およびフレーム終了デリミタEFD１６を構
成するマンチエスタビツトセルの各半ビツトセル
の論理値または電圧レベルを示す。フレーム開始
デリミタSFD１４の半ビツトセル群に対する論
理値は左から右へ０，１，１，１，０，０，０，
１，１，０，０，０，１，１，１，０であり、フ
レーム終了デリミタEFD１６に対しては、１，
０，０，０，１，１，１，０，０，１，１，１，
０，０，０，１である。したがつて、16個の出
力、RECVOAからRECV７Ｂのパターンがフレ
ーム開始デリミタSFD１４またはフレーム終了
デリミタEFD１６に対応する値をもつならば、
これらの値のパターンをもつ８個のマンチエスタ
ビツトセルはフレーム開始デリミタSFD、ある
いは、フレーム終了デリミタEFDである。
シフトレジスタ１２―１および１２―２の16個
の出力が、これらの予め決められた論理値のパタ
ーンを何時もつか、すなわち、マンチエスタ符号
化データがフレーム開始デリミタSFD１４、ま
たはフレーム終了デリミタEFD１６を表わす予
め決められたパターンを何時もつかを決定するた
めに、シフトレジスタ１２―１および１２―２の
16個の出力は、プログラマブルロジツクアレイ１
８に入力される。実施例では、プログラマブルロ
ジツクアレイ１８は、次の論理式が真であるとき
に、フレーム開始デリミタ受信信号RCVSFD＋
を出力するようにプログラムされている。
の出力が、これらの予め決められた論理値のパタ
ーンを何時もつか、すなわち、マンチエスタ符号
化データがフレーム開始デリミタSFD１４、ま
たはフレーム終了デリミタEFD１６を表わす予
め決められたパターンを何時もつかを決定するた
めに、シフトレジスタ１２―１および１２―２の
16個の出力は、プログラマブルロジツクアレイ１
８に入力される。実施例では、プログラマブルロ
ジツクアレイ１８は、次の論理式が真であるとき
に、フレーム開始デリミタ受信信号RCVSFD＋
を出力するようにプログラムされている。
RCVSFD＋＝（7＋）・（RECV7A＋）・（RECV6
B＋） ・（RECV6A＋）・（5＋）・（5
＋）・（4＋） ・（RECV4A＋）・（RECV3B＋）・（3＋）
・（2＋）・（2＋） ・（RECV1B＋）・（RECV1A＋）・（RECV0B＋）・（
0＋） 同様に、次の論理式が真であるときに、フレー
ム終了デリミタ受信信号RCVEFD＋を出力する。
B＋） ・（RECV6A＋）・（5＋）・（5
＋）・（4＋） ・（RECV4A＋）・（RECV3B＋）・（3＋）
・（2＋）・（2＋） ・（RECV1B＋）・（RECV1A＋）・（RECV0B＋）・（
0＋） 同様に、次の論理式が真であるときに、フレー
ム終了デリミタ受信信号RCVEFD＋を出力する。
RCVEFD＋＝（RECV7B＋）・（7＋）・（
6＋）・（6＋） ・（RECV5B＋）・（RECV5A＋）・（RECV4B＋）・（
4＋） ・（3＋）・（RECV3A＋）・（RECV2B＋）
・（RECV2A＋） ・（1＋）・（1＋）・（
0＋）・（RECV0A＋） フレーム開始デリミタ受信信号RCVSFD＋は、
２入力NANDゲート２０の一方の入力に入力さ
れる。NANDゲート２０の他方の入力は信号
RCVCLK＋Ｅである。信号RCVCLK＋Ｅはゲー
ト２０をイネーブルするがシフトレジスタ１２―
１および１２―２の出力からフレーム開始デリミ
タ受信信号RCVSFD＋を発生させる必要な時間
を補償するために信号RCVCLK＋に対して遅れ
ている。フレーム開始デリミタ受信信号
RCVSFD＋および信号RCVCLK＋Ｅが同時に真
または、正であると、ラツチ２２がセツトされフ
レーム開始デリミタ検出信号SFDDET＋が出力
される。
6＋）・（6＋） ・（RECV5B＋）・（RECV5A＋）・（RECV4B＋）・（
4＋） ・（3＋）・（RECV3A＋）・（RECV2B＋）
・（RECV2A＋） ・（1＋）・（1＋）・（
0＋）・（RECV0A＋） フレーム開始デリミタ受信信号RCVSFD＋は、
２入力NANDゲート２０の一方の入力に入力さ
れる。NANDゲート２０の他方の入力は信号
RCVCLK＋Ｅである。信号RCVCLK＋Ｅはゲー
ト２０をイネーブルするがシフトレジスタ１２―
１および１２―２の出力からフレーム開始デリミ
タ受信信号RCVSFD＋を発生させる必要な時間
を補償するために信号RCVCLK＋に対して遅れ
ている。フレーム開始デリミタ受信信号
RCVSFD＋および信号RCVCLK＋Ｅが同時に真
または、正であると、ラツチ２２がセツトされフ
レーム開始デリミタ検出信号SFDDET＋が出力
される。
フレーム終了デリミタ受信信号RCVEFD＋、
受信クロツク信号RCVCLK＋Ｅおよびフレーム
開始デリミタ検出信号SFDDET＋が３入力
NANDゲート２４に入力される。NANDゲート
２４への３入力の全てが同時に高または真である
とラツチ２６はセツトされ、フレーム終了デリミ
タ検出信号EFDDET＋が出力される。ゲート２
４がフレーム開始デリミタ検出信号SFDDET＋
および信号RCVCLK＋Ｅによつて、イネーブル
され、信号EFDDET＋を出力するには、プログ
ラマブルロジツクアレイでフレーム開始デリミタ
SFDが検出され、その結果セツトされたラツチ
２２が途中でリセツトされていないという条件が
必要である。
受信クロツク信号RCVCLK＋Ｅおよびフレーム
開始デリミタ検出信号SFDDET＋が３入力
NANDゲート２４に入力される。NANDゲート
２４への３入力の全てが同時に高または真である
とラツチ２６はセツトされ、フレーム終了デリミ
タ検出信号EFDDET＋が出力される。ゲート２
４がフレーム開始デリミタ検出信号SFDDET＋
および信号RCVCLK＋Ｅによつて、イネーブル
され、信号EFDDET＋を出力するには、プログ
ラマブルロジツクアレイでフレーム開始デリミタ
SFDが検出され、その結果セツトされたラツチ
２２が途中でリセツトされていないという条件が
必要である。
ローカルエリアネツトワークのあるモジユール
がそのモジユールをアドレスしていないフレーム
を検出するか、あるいはそのモジユールをアドレ
スしているフレームを受信した後にはいつでも、
信号RCVABRT＋が、ラツチ２２，２４に入力
されてそれらをリセツトする。
がそのモジユールをアドレスしていないフレーム
を検出するか、あるいはそのモジユールをアドレ
スしているフレームを受信した後にはいつでも、
信号RCVABRT＋が、ラツチ２２，２４に入力
されてそれらをリセツトする。
第３図は、トークンパスフレームまたはトーク
ン２８のフオマツトを示す。トークンパスフレー
ム２８は、８〜10バイトのプリアンブルを含む。
プリアンブル３２の後に、１バイトのフレーム開
始デリミタSFD１４、２バイトの宛先アドレス
フイールド３４，２バイトの発信元アドレスフイ
ールド３６，トークンフレーム２８における誤り
を検出するために用いられるフレームチエツクシ
ーケンス３８、および１バイトのフレーム終了デ
リミタ１６が続く。第４図に示されるインフオー
メーシヨンフレーム４０のフオーマツトは、実施
例では、100〜4088バイトのインフオーメーシヨ
ンフイールド４２を含むことのみがトークンフレ
ーム２８と異る。
ン２８のフオマツトを示す。トークンパスフレー
ム２８は、８〜10バイトのプリアンブルを含む。
プリアンブル３２の後に、１バイトのフレーム開
始デリミタSFD１４、２バイトの宛先アドレス
フイールド３４，２バイトの発信元アドレスフイ
ールド３６，トークンフレーム２８における誤り
を検出するために用いられるフレームチエツクシ
ーケンス３８、および１バイトのフレーム終了デ
リミタ１６が続く。第４図に示されるインフオー
メーシヨンフレーム４０のフオーマツトは、実施
例では、100〜4088バイトのインフオーメーシヨ
ンフイールド４２を含むことのみがトークンフレ
ーム２８と異る。
次に、第５図および第６図を用いてマンチエス
タデコーダ１０について説明する。
タデコーダ１０について説明する。
第５図において、マンチエスタデコーダ１０
は、マンチエスタ符号化データ信号を、主チヤン
ネルPRICHLより受ける。
は、マンチエスタ符号化データ信号を、主チヤン
ネルPRICHLより受ける。
第６図のＡにおいて、論理値１をもつマンチエ
スタビツトセルは、マンチエスタ１、論理値０を
もつ第２のビツトセルは、マンチエスタ０、およ
びマンチエスタ符号化データに必要な条件を満足
しないマンチエスタビツトセルは、マンチエスタ
コード違反として示される。マンチエスタ符号化
データ信号に必要な条件とは、有効なマンチエス
タビツトセルは、各ビツトセルのほぼ中央におい
て、電圧遷移をもつということである。
スタビツトセルは、マンチエスタ１、論理値０を
もつ第２のビツトセルは、マンチエスタ０、およ
びマンチエスタ符号化データに必要な条件を満足
しないマンチエスタビツトセルは、マンチエスタ
コード違反として示される。マンチエスタ符号化
データ信号に必要な条件とは、有効なマンチエス
タビツトセルは、各ビツトセルのほぼ中央におい
て、電圧遷移をもつということである。
このビツト中央における電圧遷移は、正、負い
ずれかの方向を持ち、各マンチエスタビツトセル
を２つの半ビツトセルに分ける。任意の極性また
は、方向への電圧遷移が各マンチエスタビツトセ
ルのほぼ中央または中間で生じる。
ずれかの方向を持ち、各マンチエスタビツトセル
を２つの半ビツトセルに分ける。任意の極性また
は、方向への電圧遷移が各マンチエスタビツトセ
ルのほぼ中央または中間で生じる。
第５図において、マンチエスタデコーダ１０に
よりデコードされるマンチエスタ符号化データ信
号は、主チヤンネル（primary channel）
PRICHLより与えられる。
よりデコードされるマンチエスタ符号化データ信
号は、主チヤンネル（primary channel）
PRICHLより与えられる。
このデコーダを用いたローカルエリアネツトワ
ーク（LAN）のモジユールにおいて、符号化デ
ータ信号は、平行する２本の同軸ケーブルによつ
て、伝送される。そのケーブルの１つは、主チヤ
ンネルとして示され、モジユールがマンチエスタ
符号化信号を受信するのに用いる二重冗長ネツト
ワーク通信媒体のチヤンネルである。
ーク（LAN）のモジユールにおいて、符号化デ
ータ信号は、平行する２本の同軸ケーブルによつ
て、伝送される。そのケーブルの１つは、主チヤ
ンネルとして示され、モジユールがマンチエスタ
符号化信号を受信するのに用いる二重冗長ネツト
ワーク通信媒体のチヤンネルである。
主チヤンネルPRICHLの受信データは、排他
的論理和ゲート１１２の一方の入力端に直接に、
および他方の入力端に固定遅延回路１１４を通し
て入力される。ゲート１１２の出力は、主パルス
PRIPULとして示され、第６図のＢに示すよう
に、正方向信号である。このパルスは、受信され
たマンチエスタ符号化データ信号PRICHLの各
電圧遷移毎に生じる。主パルスPRIPULのパルス
幅は、固定遅延回路１１４による遅延時間によつ
て決められる。排他的論理和ゲート１１２の出力
は、インバータ１１３を通つて直列入力並列出力
のデコーダシフトレジスタ１１６の主リセツト端
子に入力され、この主リセツト端子は、デコ
ーダシフトレジスタ１１６の全ての出力を強制的
に低レベルにするものである。ゲート１１２の出
力の主パルスPRIPULは、遅延線発振器１２０の
イネーブル端子１１８へも与えられる。主パルス
PRIPULが高レベルまたは正電位であると遅延線
発振器１２０の動作を停止させ、発振器１２０の
出力は、高レベルになる。
的論理和ゲート１１２の一方の入力端に直接に、
および他方の入力端に固定遅延回路１１４を通し
て入力される。ゲート１１２の出力は、主パルス
PRIPULとして示され、第６図のＢに示すよう
に、正方向信号である。このパルスは、受信され
たマンチエスタ符号化データ信号PRICHLの各
電圧遷移毎に生じる。主パルスPRIPULのパルス
幅は、固定遅延回路１１４による遅延時間によつ
て決められる。排他的論理和ゲート１１２の出力
は、インバータ１１３を通つて直列入力並列出力
のデコーダシフトレジスタ１１６の主リセツト端
子に入力され、この主リセツト端子は、デコ
ーダシフトレジスタ１１６の全ての出力を強制的
に低レベルにするものである。ゲート１１２の出
力の主パルスPRIPULは、遅延線発振器１２０の
イネーブル端子１１８へも与えられる。主パルス
PRIPULが高レベルまたは正電位であると遅延線
発振器１２０の動作を停止させ、発振器１２０の
出力は、高レベルになる。
遅延線発振器１２０の出力信号は、出力
DECCLKと表示され、第６図のＣにその波形が
示される。排他的論理和ゲート１１２の出力は、
また２入力ANDゲート１２２の両入力端子に入
力される。ANDゲート１２２の出力は、NORゲ
ート１２４の１入力となる。主パルスPRIPULの
下降端は、NORゲート１２４の出力は、上昇端
あるいは、正極性電圧遷移を生じさせる。NOR
ゲート１２４の出力は受信クロツク信号
RCVCLKと表わされる。受信クロツク信号
RCVCLKの波形は、第６図のＤに示される。受
信クロツク信号RCVCLKの上昇端あるいは正遷
移は、各マンチエスタビツトセルの前半ビツトセ
ルのほぼ中央に生じる。もちろん、遅延回路１１
４の固定遅延時間が適切な値をもつ場合において
である。
DECCLKと表示され、第６図のＣにその波形が
示される。排他的論理和ゲート１１２の出力は、
また２入力ANDゲート１２２の両入力端子に入
力される。ANDゲート１２２の出力は、NORゲ
ート１２４の１入力となる。主パルスPRIPULの
下降端は、NORゲート１２４の出力は、上昇端
あるいは、正極性電圧遷移を生じさせる。NOR
ゲート１２４の出力は受信クロツク信号
RCVCLKと表わされる。受信クロツク信号
RCVCLKの波形は、第６図のＤに示される。受
信クロツク信号RCVCLKの上昇端あるいは正遷
移は、各マンチエスタビツトセルの前半ビツトセ
ルのほぼ中央に生じる。もちろん、遅延回路１１
４の固定遅延時間が適切な値をもつ場合において
である。
主パルスPRIPULがゲート１１２から出力され
た後、固定遅延回路１４４によつて決まる遅れの
後、遅延線発信器１２０の出力は低レベルに変
る。遅延線発振器１２０は、主チヤンネル
PRICHLの受信データが新たな遷移を生じるま
で、主チヤンネルPRICHLの受信データの周波
数の約４倍の周波数で、矩形波出力を出力し続け
る。遅延線発振器１２０のデコードクロツク信号
DECCLKは、デコーダシフトレジスタ１１６の
クロツク入力端子CPに入力される。デコーダシ
フトレジスタ１１６の２つのデータ入力端子Ａ，
Ｂは、論理値１を表わす高電圧源Ｖc.c.に接続され
ているので、デコードクロツク信号DECCLKの
低レベルから高レベルへの各電圧遷移毎に論理値
１をシフトする。デコーダシフトレジスタ１１６
の出力端子１は、ANDゲート１２６の１入力端
子に直接に接続され、出力端子２は、ANDゲー
ト１２６の他の入力端子にインバータ１２８を通
して接続されている。デコーダシフトレジスタ１
１６の出力端子３は、ANDゲート１３０の１入
力端子に直接に接続され、出力４は、ANDゲー
ト１３０の第２の入力端子にインバータ１３２を
通して接続されている。ANDゲート１２６の出
力はNORゲート１２４の１入力に接続され、同
様に、ANDゲート１３０の出力は、NORゲート
１２４の他の１入力端子に接続されている。
た後、固定遅延回路１４４によつて決まる遅れの
後、遅延線発信器１２０の出力は低レベルに変
る。遅延線発振器１２０は、主チヤンネル
PRICHLの受信データが新たな遷移を生じるま
で、主チヤンネルPRICHLの受信データの周波
数の約４倍の周波数で、矩形波出力を出力し続け
る。遅延線発振器１２０のデコードクロツク信号
DECCLKは、デコーダシフトレジスタ１１６の
クロツク入力端子CPに入力される。デコーダシ
フトレジスタ１１６の２つのデータ入力端子Ａ，
Ｂは、論理値１を表わす高電圧源Ｖc.c.に接続され
ているので、デコードクロツク信号DECCLKの
低レベルから高レベルへの各電圧遷移毎に論理値
１をシフトする。デコーダシフトレジスタ１１６
の出力端子１は、ANDゲート１２６の１入力端
子に直接に接続され、出力端子２は、ANDゲー
ト１２６の他の入力端子にインバータ１２８を通
して接続されている。デコーダシフトレジスタ１
１６の出力端子３は、ANDゲート１３０の１入
力端子に直接に接続され、出力４は、ANDゲー
ト１３０の第２の入力端子にインバータ１３２を
通して接続されている。ANDゲート１２６の出
力はNORゲート１２４の１入力に接続され、同
様に、ANDゲート１３０の出力は、NORゲート
１２４の他の１入力端子に接続されている。
論理値１がデコーダシフトレジスタ１１６の出
力１にシフトされた時、および、論理値１が出力
３にシフトされた時に、受信クロツク信号
RCVCLKの負方向への電圧遷移が生じる。第６
図ＡおよびＤに示されるように、遅延回路１１
４，１４４が適切な値をもつならば、NORゲー
ト１２４によつて生じる受信クロツク信号
RCVCLKの正方向電圧遷移は、ほぼ各マンチエ
スタセルの各半ビツトセルの中央で生じる。デコ
ーダシフトレジスタ１１６の出力３に論理値１が
シフトされるときに発生する受信クロツク信号
RCVCLKは、マンチエスタコード違反の場合、
すなわちマンチエスタビツトセルの半ビツトセル
の間で、遅延線発振器１２０を停止させる電圧遷
移が生じない場合のみに生じる。
力１にシフトされた時、および、論理値１が出力
３にシフトされた時に、受信クロツク信号
RCVCLKの負方向への電圧遷移が生じる。第６
図ＡおよびＤに示されるように、遅延回路１１
４，１４４が適切な値をもつならば、NORゲー
ト１２４によつて生じる受信クロツク信号
RCVCLKの正方向電圧遷移は、ほぼ各マンチエ
スタセルの各半ビツトセルの中央で生じる。デコ
ーダシフトレジスタ１１６の出力３に論理値１が
シフトされるときに発生する受信クロツク信号
RCVCLKは、マンチエスタコード違反の場合、
すなわちマンチエスタビツトセルの半ビツトセル
の間で、遅延線発振器１２０を停止させる電圧遷
移が生じない場合のみに生じる。
NORゲート１２４でつくられる受信クロツク
信号RCVCLKは、Ｄ―フリツプフロツプ１３４
のクロツク端子CKに入力される。フリツプフロ
ツプ１３４のＱ―出力は、タツプ付遅延線１３６
に入力される。遅延線１３６の出力の１つは、イ
ンバータ１３８により反転され、フリツプフロツ
プ１３４のリセツト端子へ入力され、遅延線１
３６によつて生じるパルスRCVCLK Ａ〜Ｅの幅
を制御する。各RCVCLK Ａ〜Ｅは、次々に約10
ナノ秒〔nsec〕の遅れをもつている。
信号RCVCLKは、Ｄ―フリツプフロツプ１３４
のクロツク端子CKに入力される。フリツプフロ
ツプ１３４のＱ―出力は、タツプ付遅延線１３６
に入力される。遅延線１３６の出力の１つは、イ
ンバータ１３８により反転され、フリツプフロツ
プ１３４のリセツト端子へ入力され、遅延線１
３６によつて生じるパルスRCVCLK Ａ〜Ｅの幅
を制御する。各RCVCLK Ａ〜Ｅは、次々に約10
ナノ秒〔nsec〕の遅れをもつている。
NORゲート１２４からの受信クロツク信号
RCVCLKは、直列入力並列出力シフトレジスタ
であるデータシフトレジスタ１４０のクロツク端
子CPに入力される。主チヤンネルPRICHLから
のマンチエスタ符号化信号は、またデータシフト
レジスタ１４０の１つのデータ入力端子Ｂに入力
される。データシフトレジスタの他の端子は、論
理値１を表わす高電圧源に接続され、主チヤンネ
ルPRICHLからの受信信号との論理積をとられ
る。レジスタ１４０のマスターリセツト端子
は、論理値１を表わす高電圧源Vccに接続されて
いる。その結果、マンチエスタビツトセルの各半
ビツトセルの電圧レベルのサンプルが各半ビツト
セルのほぼ中央でサンプルされ、データシフトレ
ジスタ１４０に記憶される。各マンチエスタビツ
トセルの最初の半ビツトセルのデータの論理値
は、NRZ形式で各マンチエスタビツトセルの情
報内容を表わすものとして用いられる。各マンチ
エスタビツトセルの各ビツトセルによつて表わさ
れる論理値は、コード違反を生じたかどうか、お
よびいつ生じたかを検出するのに用いられる。
RCVCLKは、直列入力並列出力シフトレジスタ
であるデータシフトレジスタ１４０のクロツク端
子CPに入力される。主チヤンネルPRICHLから
のマンチエスタ符号化信号は、またデータシフト
レジスタ１４０の１つのデータ入力端子Ｂに入力
される。データシフトレジスタの他の端子は、論
理値１を表わす高電圧源に接続され、主チヤンネ
ルPRICHLからの受信信号との論理積をとられ
る。レジスタ１４０のマスターリセツト端子
は、論理値１を表わす高電圧源Vccに接続されて
いる。その結果、マンチエスタビツトセルの各半
ビツトセルの電圧レベルのサンプルが各半ビツト
セルのほぼ中央でサンプルされ、データシフトレ
ジスタ１４０に記憶される。各マンチエスタビツ
トセルの最初の半ビツトセルのデータの論理値
は、NRZ形式で各マンチエスタビツトセルの情
報内容を表わすものとして用いられる。各マンチ
エスタビツトセルの各ビツトセルによつて表わさ
れる論理値は、コード違反を生じたかどうか、お
よびいつ生じたかを検出するのに用いられる。
遅延線発振器１２０は、第５図に示されるよう
に、反転入力をもつANDゲート１４２、遅延回
路１４４およびNORゲート１４６とから構成さ
れる。ANDゲート１２２，１２６および１３０
とNORゲート１２４を含む論理回路１４８は、
主パルスPRIPULおよび出力の一部が反転された
デコーダシフトレジスタ１１６の選択された出力
とにより受信クロツク信号RCVCLKをつくる。
信号RCVCLK Ａ〜Ｅはタップ付遅延線１３６に
よつてつくられ、デコードされたマンチエスタデ
ータに作用する論理回路の回路遅延を補償するの
に用いられる。
に、反転入力をもつANDゲート１４２、遅延回
路１４４およびNORゲート１４６とから構成さ
れる。ANDゲート１２２，１２６および１３０
とNORゲート１２４を含む論理回路１４８は、
主パルスPRIPULおよび出力の一部が反転された
デコーダシフトレジスタ１１６の選択された出力
とにより受信クロツク信号RCVCLKをつくる。
信号RCVCLK Ａ〜Ｅはタップ付遅延線１３６に
よつてつくられ、デコードされたマンチエスタデ
ータに作用する論理回路の回路遅延を補償するの
に用いられる。
第５図の例では、市販されているアリメリカ合
衆国04106メイン州サウスポートランドのフエア
チヤイルドカメラアンドインスツルメント社の次
の回路を用いている。データシフトレジスタ１
６，４０はモデルＦ１６４、排他的論理和EOR
ゲート１２は、Ｆ８６、フリツプフロツプ３４は
Ｆ７４、ゲート２２，２４，２６および３０は、
Ｆ６４、そしてインバータ２８，３２および３８
は、Ｆ０４を用いる。
衆国04106メイン州サウスポートランドのフエア
チヤイルドカメラアンドインスツルメント社の次
の回路を用いている。データシフトレジスタ１
６，４０はモデルＦ１６４、排他的論理和EOR
ゲート１２は、Ｆ８６、フリツプフロツプ３４は
Ｆ７４、ゲート２２，２４，２６および３０は、
Ｆ６４、そしてインバータ２８，３２および３８
は、Ｆ０４を用いる。
ローカルエリアネツトワークの全てのフレーム
は、フレーム開始デリミタSFD１４およびフレ
ーム終了デリミタEFD１６をもつているので、
フレーム開始デリミタSFD１４およびフレーム
終了デリミタEFD１６の各半ビツトセルの論理
値の特有のおよび予め決められたパターンを検出
する能力をもつたローカルエリアネツトワークの
モジユールのバスインターフエイスユニツトの重
要性は、明らかである。
は、フレーム開始デリミタSFD１４およびフレ
ーム終了デリミタEFD１６をもつているので、
フレーム開始デリミタSFD１４およびフレーム
終了デリミタEFD１６の各半ビツトセルの論理
値の特有のおよび予め決められたパターンを検出
する能力をもつたローカルエリアネツトワークの
モジユールのバスインターフエイスユニツトの重
要性は、明らかである。
上記説明より本発明の検出器が、マンチエスタ
符号化データ信号の予め決められたパターンをリ
アルタイムで検出する能力、特に符号化データ信
号がコード違反を含むときに、これらのパターン
を検出する能力をもつていることは明らかであ
る。
符号化データ信号の予め決められたパターンをリ
アルタイムで検出する能力、特に符号化データ信
号がコード違反を含むときに、これらのパターン
を検出する能力をもつていることは明らかであ
る。
実施例をもつて本発明について記述したが、説
明は理解のためであり、本発明の範囲を限定する
ものではない。
明は理解のためであり、本発明の範囲を限定する
ものではない。
当業者は、特許請求の範囲内で種々の修正や変
更を考えることが可能である。
更を考えることが可能である。
第１図は、本発明の一実施例の検出器の概略構
成図である。第２図は、フレーム開始デリミタお
よびフレーム終了デリミタの波形を示す。第３図
は、トークンパスフレームの形式を示す。第４図
は、インフオーメーシヨンフレームの形式を示
す。第５図は、マンチエスタデコーダの一実施例
の概略構成図である。第６図は、第５図の動作を
示す代表的な波形図である。 １０：マンチエスタデコーダ、１２―１，１２
―２：シフトレジスタ、１４：フレーム開始デリ
ミタ、１６：フレーム終了デリミタ、１８：プロ
グラマブルロジツクアレイ、２０：２入力
NANDゲート、２２，２６：ラツチ、２４：３
入力NANDゲート、２８：トークンパスフレー
ム、４０：インフオーメーシヨンフレーム、１１
２：排他的論理和ゲート、１１３：インバータ、
１１４：固定遅延回路、１１６：デコーダシフト
レジスタ、１２０：遅延線発振器、１２４：
NORゲート、１２６：ANDゲート、１２８：イ
ンバータ、１３０：ANDゲート、１３２：イン
バータ、１３４：Ｄ―フリツプフロツプ、１３
６：タップ付遅延線、１４０：データシフトレジ
スタ、１４２：ANDゲート、１４４：固定遅延
回路、１４６：NORゲート。
成図である。第２図は、フレーム開始デリミタお
よびフレーム終了デリミタの波形を示す。第３図
は、トークンパスフレームの形式を示す。第４図
は、インフオーメーシヨンフレームの形式を示
す。第５図は、マンチエスタデコーダの一実施例
の概略構成図である。第６図は、第５図の動作を
示す代表的な波形図である。 １０：マンチエスタデコーダ、１２―１，１２
―２：シフトレジスタ、１４：フレーム開始デリ
ミタ、１６：フレーム終了デリミタ、１８：プロ
グラマブルロジツクアレイ、２０：２入力
NANDゲート、２２，２６：ラツチ、２４：３
入力NANDゲート、２８：トークンパスフレー
ム、４０：インフオーメーシヨンフレーム、１１
２：排他的論理和ゲート、１１３：インバータ、
１１４：固定遅延回路、１１６：デコーダシフト
レジスタ、１２０：遅延線発振器、１２４：
NORゲート、１２６：ANDゲート、１２８：イ
ンバータ、１３０：ANDゲート、１３２：イン
バータ、１３４：Ｄ―フリツプフロツプ、１３
６：タップ付遅延線、１４０：データシフトレジ
スタ、１４２：ANDゲート、１４４：固定遅延
回路、１４６：NORゲート。
Claims (1)
- 【特許請求の範囲】 １ 直列に伝送されるマンチエスタ符号化データ
信号のデータの各ビツトが、２つの半ビツトセル
に分割可能な各マンチエスタビツトセルで表わさ
れるマンチエスタ符号化データの特有のパターン
を検出する検出器において、 受信信号の各マンチエスタビツトセルの各半ビ
ツトセルのほぼ中央における一方向の電圧遷移を
もち、かつ、符号化データ信号の受信と同期して
いる受信クロツク信号を発生する手段、 符号化データ信号と受信クロツク信号が入力さ
れ、受信クロツクの一方向の電圧遷移毎に、符号
化データ信号の予め決められた数の半ビツトセル
の電圧レベルをストアする受信データシフトレジ
スタ手段、 および 受信データシフトレジスタ手段にストアされた
電圧レベルが入力され、その電圧のパターンが、
上記特有のパターンであるときに、出力信号を出
力するプログラマブルアレイロジツク手段、 をもつことを特徴とする検出器。 ２ 半ビツトセルの予め決められた数が16である
特許請求の範囲第１項記載の検出器。 ３ データの各ビツトが、２つの半ビツトセルの
分割可能な各ビツトセルで表わされ、その２進値
がほぼその半ビツトセルの間で生じる電圧レベル
の遷移で決定されるマンチエスタ符号化データの
予め決められたパターンを検出するマンチエスタ
符号化データ信号用検出器において、マンチエス
タ符号化データ信号が入力されるデータ入力端子
と、データ入力端子に入力されるマンチエスタ符
号化データ信号の各半ビツトセルのほぼ中央にお
いて生じる１つのタイプの電圧レベル遷移をもつ
受信クロツク信号が入力され、各マンチエスタセ
ルの各半ビツトセルのほぼ中央に生じる電圧レベ
ルがデータレジスタに同期入力されかつシフトさ
れるようにするクロツク入力端子と、正の整数で
あるｎ個の出力端子とをもつ受信データシフトレ
ジスタ手段、 受信データシフトレジスタ手段の出力端子に接
続された入力端子をもち、受信データシフトレジ
スタのｎ出力端子が上記の予め決められたパター
ンをもつときに、出力信号を出力するプログラマ
ブルアレイロジツク手段、 および プログラマブルアレイロジツク手段の出力が入
力され、クリアされるまでその出力信号を記憶す
るラツチ手段、 とをもつことを特徴とする検出器。 ４ ｎ＝８である特許請求の範囲第３項記載の検
出器。 ５ １つのタイプの電圧レベルが低レベルから高
レベルへの電圧遷移である特許請求の範囲第４項
記載の検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/573,899 US4631695A (en) | 1984-01-26 | 1984-01-26 | Detector of predetermined patterns of encoded data signals |
| US573899 | 1984-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217751A JPS60217751A (ja) | 1985-10-31 |
| JPH0462503B2 true JPH0462503B2 (ja) | 1992-10-06 |
Family
ID=24293835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011737A Granted JPS60217751A (ja) | 1984-01-26 | 1985-01-24 | 検出器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4631695A (ja) |
| EP (1) | EP0151430B1 (ja) |
| JP (1) | JPS60217751A (ja) |
| AU (1) | AU571921B2 (ja) |
| CA (1) | CA1237816A (ja) |
| DE (1) | DE3577790D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542420A (en) * | 1984-01-24 | 1985-09-17 | Honeywell Inc. | Manchester decoder |
| US4766569A (en) * | 1985-03-04 | 1988-08-23 | Lattice Semiconductor Corporation | Programmable logic array |
| US4752841A (en) * | 1986-12-19 | 1988-06-21 | Eastman Kodak Company | Address mark encoding for a record storage medium |
| US4847831A (en) * | 1987-03-30 | 1989-07-11 | Honeywell Inc. | Bidirectional repeater for manchester encoded data signals |
| GB2303263A (en) * | 1995-07-08 | 1997-02-12 | Measurement Tech Ltd | Conversion of pulse stream into Fieldbus data stream. |
| US5682405A (en) * | 1995-09-29 | 1997-10-28 | Dallas Semiconductor Corporation | Ones density monitor |
| AU8914098A (en) * | 1997-08-20 | 1999-03-08 | Sarnoff Corporation | Remote vehicle data interface tag system |
| US6064705A (en) * | 1997-08-20 | 2000-05-16 | Sarnoff Corporation | Manchester encoding and decoding system |
| US7170870B2 (en) * | 2002-05-07 | 2007-01-30 | Microsoft Corporation | Data packet transmission for channel-sharing collocated wireless devices |
| JP2007221655A (ja) * | 2006-02-20 | 2007-08-30 | Oki Electric Ind Co Ltd | 無線装置およびその電力制御方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818348A (en) * | 1971-05-17 | 1974-06-18 | Communications Satellite Corp | Unique word detection in digital burst communication systems |
| US3747067A (en) * | 1971-08-30 | 1973-07-17 | American Multiplex Syst Inc | Method and apparatus for data transmission |
| US3760355A (en) * | 1972-03-08 | 1973-09-18 | Motorola Inc | Digital pattern detector |
| GB1425033A (en) * | 1972-03-10 | 1976-02-18 | Hendrickson A E | Data signal recogniion apparatus |
| US3855576A (en) * | 1973-05-29 | 1974-12-17 | Motorola Inc | Asynchronous internally clocked sequential digital word detector |
| SE384115B (sv) * | 1973-11-22 | 1976-04-12 | Ericsson Telefon Ab L M | Anordning for verifiering av att en mottagen signal innehaller ett visst pulsmonster |
| US3979746A (en) * | 1975-04-28 | 1976-09-07 | The United States Of America As Represented By The Secretary Of The Navy | High-speed Manchester code demodulator |
| US4246569A (en) * | 1977-07-14 | 1981-01-20 | Independent Broadcasting Authority | Digital recognition circuits |
| US4205302A (en) * | 1977-10-28 | 1980-05-27 | Einar Godo | Word recognizing system |
| US4404542A (en) * | 1980-12-05 | 1983-09-13 | Rca Corporation | Digital sequence detector |
| US4542420A (en) * | 1984-01-24 | 1985-09-17 | Honeywell Inc. | Manchester decoder |
-
1984
- 1984-01-26 US US06/573,899 patent/US4631695A/en not_active Expired - Lifetime
-
1985
- 1985-01-23 DE DE8585100645T patent/DE3577790D1/de not_active Expired - Fee Related
- 1985-01-23 EP EP85100645A patent/EP0151430B1/en not_active Expired
- 1985-01-24 JP JP60011737A patent/JPS60217751A/ja active Granted
- 1985-01-25 CA CA000472838A patent/CA1237816A/en not_active Expired
- 1985-01-25 AU AU38078/85A patent/AU571921B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60217751A (ja) | 1985-10-31 |
| US4631695A (en) | 1986-12-23 |
| AU3807885A (en) | 1985-08-01 |
| DE3577790D1 (de) | 1990-06-21 |
| EP0151430B1 (en) | 1990-05-16 |
| EP0151430A2 (en) | 1985-08-14 |
| AU571921B2 (en) | 1988-04-28 |
| CA1237816A (en) | 1988-06-07 |
| EP0151430A3 (en) | 1987-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4542420A (en) | Manchester decoder | |
| AU634124B2 (en) | Method and circuit for decoding a manchester code signal | |
| GB1578635A (en) | Dc free encoding for data transmission system | |
| US4287596A (en) | Data recovery system for use with a high speed serial link between two subsystems in a data processing system | |
| USRE31311E (en) | DC Free encoding for data transmission system | |
| JPH0462503B2 (ja) | ||
| US3335224A (en) | Signal distortion detection by sampling digital diphase signals at twice the bit repetition rate | |
| EP0276445B1 (en) | Method and apparatus for detecting transient errors | |
| US5365547A (en) | 1X asynchronous data sampling clock for plus minus topology applications | |
| HK78993A (en) | A method of, and a circuit for, estimating true data from distorted digital data signals | |
| US4954826A (en) | Digital code conversion apparatus | |
| US5742135A (en) | System for maintaining polarity synchronization during AMI data transfer | |
| US4788605A (en) | Receive Manchester clock circuit | |
| RU2215369C1 (ru) | Способ кодирования цифровых сигналов | |
| JP2005142615A (ja) | マンチェスタ符号データ受信装置 | |
| RU2084950C1 (ru) | Устройство для модификации адреса в цифровой сети | |
| JPH01233850A (ja) | タイミング方式 | |
| Franaszek | EEE JOUEºrnal | |
| JPH0462625B2 (ja) | ||
| JPH0378819B2 (ja) | ||
| JPS63139428A (ja) | マンチエスタ符号デコ−ダ回路 | |
| JPH02206945A (ja) | ライン状態検出装置 | |
| JPH0370414B2 (ja) | ||
| SE441797B (sv) | Anordning for kodning och avkodning av digital data | |
| JPH02228819A (ja) | Ｂ８ｚｓ符号化回路 |