JPH01237995A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01237995A JPH01237995A JP63065122A JP6512288A JPH01237995A JP H01237995 A JPH01237995 A JP H01237995A JP 63065122 A JP63065122 A JP 63065122A JP 6512288 A JP6512288 A JP 6512288A JP H01237995 A JPH01237995 A JP H01237995A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- control
- address signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000015654 memory Effects 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に半導体メモリの内部
情報の秘密保護の改善に関する。
情報の秘密保護の改善に関する。
従来の半導体メモリにおいては、第３図に示すように、
アドレス端子１２よりアドレス信号ＡＯ〜Ａ．が直接ア
ドレス入力バッファ３に入り、外部端子１４．１５より
タイミング・ジェネレータ９に入力される信号ＯＥ，Ｃ
Ｅのみで、読出し可能となり、メモリ・セル・マｌ・リ
クス６の内部情報が読み出されていた．すなわち、信号
ＯＥ。
アドレス端子１２よりアドレス信号ＡＯ〜Ａ．が直接ア
ドレス入力バッファ３に入り、外部端子１４．１５より
タイミング・ジェネレータ９に入力される信号ＯＥ，Ｃ
Ｅのみで、読出し可能となり、メモリ・セル・マｌ・リ
クス６の内部情報が読み出されていた．すなわち、信号
ＯＥ。
ＣＥによりアドレス信号Ａ。〜Ａｎはアドレスバッファ
３からＸデコーダ４、Ｙデコーダ５に入力され、Ｘデコ
ーダ４、Ｙデコーダ５の出力がメモリ・セル・マトリク
ス６、Ｙセレクタ７に入力され、メモリ・セル・マトリ
クス６からの情報はＹセレクタ７、出力バッフ８を介し
て出力端子１０からデータＯ。〜Ｏｏとして読出される
。
３からＸデコーダ４、Ｙデコーダ５に入力され、Ｘデコ
ーダ４、Ｙデコーダ５の出力がメモリ・セル・マトリク
ス６、Ｙセレクタ７に入力され、メモリ・セル・マトリ
クス６からの情報はＹセレクタ７、出力バッフ８を介し
て出力端子１０からデータＯ。〜Ｏｏとして読出される
。
上述した従来の半導体メモリは、読み出しを行なうため
のアドレス信号Ａ、−Ａｎが直接、アト１／ス入カバツ
フアに入り、ある特定のコン１〜ロールピンのみで制御
していたので、そのビンの入力を、羅列的に変えていく
ことで、内部情報が簡単に解読されてしまうという欠点
があった。
のアドレス信号Ａ、−Ａｎが直接、アト１／ス入カバツ
フアに入り、ある特定のコン１〜ロールピンのみで制御
していたので、そのビンの入力を、羅列的に変えていく
ことで、内部情報が簡単に解読されてしまうという欠点
があった。
上述した従来の半導体メモリに対し、本発明はコンｌ−
ロール信号と特定アドレスを鍵入力とすることにより、
読み出しアドレスを制御し、内部＋ｆｔ１ｆｆの秘密保
護を可能にするという相違点を有する。
ロール信号と特定アドレスを鍵入力とすることにより、
読み出しアドレスを制御し、内部＋ｆｔ１ｆｆの秘密保
護を可能にするという相違点を有する。
本発明の半導体メモリは、コントロール端子から入力さ
れるコントロール信号によりアドレス信号の送出先を切
換えるアドレス信号方向回路と、このアドレス信号方向
回路から鍵となるアドレス信号が入力されると初期状態
から作動状態に変化する制御回路と、この制御回路が作
動状態の時にのみ前記アドレス信号方向回路からのアド
レス信号をそのままメモリ・セル・マトリクスのアドレ
ス入力バッファに送出するアドレス変換回路とを含んで
構成される。
れるコントロール信号によりアドレス信号の送出先を切
換えるアドレス信号方向回路と、このアドレス信号方向
回路から鍵となるアドレス信号が入力されると初期状態
から作動状態に変化する制御回路と、この制御回路が作
動状態の時にのみ前記アドレス信号方向回路からのアド
レス信号をそのままメモリ・セル・マトリクスのアドレ
ス入力バッファに送出するアドレス変換回路とを含んで
構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示したプロ・ンク図である
。１はアドレス信号方向回路であり、１３のコントロー
ル端子よりコントロール信号ＣＬ ｒ 、 ＣＬ２が入
力されると、アドレス信号ＡＯ〜Ａ、の出力光の切替え
を行なうものである６１１は制御回路であり、鍵とする
特定のアドレスが入力されると作動するものである。た
だし、これは初期状態で常に“０°を出力している。２
はアドレス変換回路であり、アドレス信号Ａｏ〜Ａ、と
制御回路１１より出力された信号とのＡＮＤを常にとる
ものである。
。１はアドレス信号方向回路であり、１３のコントロー
ル端子よりコントロール信号ＣＬ ｒ 、 ＣＬ２が入
力されると、アドレス信号ＡＯ〜Ａ、の出力光の切替え
を行なうものである６１１は制御回路であり、鍵とする
特定のアドレスが入力されると作動するものである。た
だし、これは初期状態で常に“０°を出力している。２
はアドレス変換回路であり、アドレス信号Ａｏ〜Ａ、と
制御回路１１より出力された信号とのＡＮＤを常にとる
ものである。
最初、コントロール端子】、３のコントロール信号ＣＬ
Ｉ 、Ｃｌ３でアドレス信号方向器１の出力光を制御回
路１１に向ける。次に、特・定のアドレスを制御器１１
に入力すると制御回路１１の出力はＯ′から１′に変わ
り、アドレス変換回路１２に入力される。この状態のま
ま、コントロール端子１３の信号ＣＬ、、ＣＬ、をかえ
アドレス方向器１−の出力光をアドレス変換回路２に切
り替えアドレス端子１２より読み出しアドレス信号Ａｏ
〜Ａ０を出す、アドレス変換回路２は、制御回路１１か
らの入力信号“１′とアドレス信号Ａｏ〜Ａ、とのＡＮ
Ｄを常にとるので変換回路２からの出力は、アドレス信
号Ａｏ−ＡＩｌｌをその値を変えることなくアドレス入
力バッファ３に送出し、読み出し可能となる。
Ｉ 、Ｃｌ３でアドレス信号方向器１の出力光を制御回
路１１に向ける。次に、特・定のアドレスを制御器１１
に入力すると制御回路１１の出力はＯ′から１′に変わ
り、アドレス変換回路１２に入力される。この状態のま
ま、コントロール端子１３の信号ＣＬ、、ＣＬ、をかえ
アドレス方向器１−の出力光をアドレス変換回路２に切
り替えアドレス端子１２より読み出しアドレス信号Ａｏ
〜Ａ０を出す、アドレス変換回路２は、制御回路１１か
らの入力信号“１′とアドレス信号Ａｏ〜Ａ、とのＡＮ
Ｄを常にとるので変換回路２からの出力は、アドレス信
号Ａｏ−ＡＩｌｌをその値を変えることなくアドレス入
力バッファ３に送出し、読み出し可能となる。
もし、上述の制御回路１１に入力されるアドレスが鍵と
なる特定のものでなければ制御回路１１から変換回路２
に出力される信号が°０′となっているのでアドレス信
号は変換回路２で全て０′となり、入力バッファ３に入
る。よって出力端子１０より出力されるものは、一定の
ものとなる。このことは内部情報の秘密保護がなされた
ことになる。
なる特定のものでなければ制御回路１１から変換回路２
に出力される信号が°０′となっているのでアドレス信
号は変換回路２で全て０′となり、入力バッファ３に入
る。よって出力端子１０より出力されるものは、一定の
ものとなる。このことは内部情報の秘密保護がなされた
ことになる。
第２図は本発明の他の実施例のブロック図である。
１′はアドレス信号方向回路であり、１３′。
１３″のコントロール端子よりコントロール信号ＣＬ、
、ＣＬ２が入力されると、アドレス信号Ａ Ｏ□ Ａ
Ｂの出力切り替えを行なうものである。
、ＣＬ２が入力されると、アドレス信号Ａ Ｏ□ Ａ
Ｂの出力切り替えを行なうものである。
アドレス信号Ａｏ〜Ａ、はアドレス信号方向回路１′で
分割され、上位アドレスは制御回路１１′またはアドレ
ス変換回路２′に送出され、下位アドレスは制御回路ま
たはアドレス変換回路２″に送出される。１１’、１１
”は制御回路であり、ある特定のアドレスが入力される
と作動するものである。ただし、初期状態で制御回路１
１′は０゛、制御器ｉｉ’８１１″は１′をそれぞれ出
力している。アドレス変換回路２′は上位アドレスと制
御回路１１′とのＡＮＤを常にとり、アドレス変換回路
２″は制御回路１１″からの信号゛０゛、“１′により
下位アドレスを変えずに出力するか、反転して出力する
か切り替えを行うものである。
分割され、上位アドレスは制御回路１１′またはアドレ
ス変換回路２′に送出され、下位アドレスは制御回路ま
たはアドレス変換回路２″に送出される。１１’、１１
”は制御回路であり、ある特定のアドレスが入力される
と作動するものである。ただし、初期状態で制御回路１
１′は０゛、制御器ｉｉ’８１１″は１′をそれぞれ出
力している。アドレス変換回路２′は上位アドレスと制
御回路１１′とのＡＮＤを常にとり、アドレス変換回路
２″は制御回路１１″からの信号゛０゛、“１′により
下位アドレスを変えずに出力するか、反転して出力する
か切り替えを行うものである。
アドレス信号Ａ Ｏ□ Ａ ｎをアドレス入力バッファ
３′に信号を変えずに入力するためには、コントロール
端子１３’、１３″のそれぞれのコントロール信号ＣＬ
１． ＣＬ２で、アドレス信号方向器１′の出向元を
制御回路１１’、１１″に向ける。次に鍵となる特定ア
ドレスの上位アドレスを制御回路１１８′に、下位アド
レスを制御回路１１″にそれぞれ入力し、制御回路１１
′の出力をＯ′から°１′に制御回路１１″の出力を°
１′から０′に変える。この状態のままでコントロール
端子１３’、１３”の信号ｃｔ、、 ’ 。
３′に信号を変えずに入力するためには、コントロール
端子１３’、１３″のそれぞれのコントロール信号ＣＬ
１． ＣＬ２で、アドレス信号方向器１′の出向元を
制御回路１１’、１１″に向ける。次に鍵となる特定ア
ドレスの上位アドレスを制御回路１１８′に、下位アド
レスを制御回路１１″にそれぞれ入力し、制御回路１１
′の出力をＯ′から°１′に制御回路１１″の出力を°
１′から０′に変える。この状態のままでコントロール
端子１３’、１３”の信号ｃｔ、、 ’ 。
ＣＬ２’をかえアドレス信号方向回路１′の出向元をア
ドレス変換回路２’、２”に向ける。そこで読み出しア
ドレス信号ＡＯ〜Ａ、をアドレス端子２′に入力すると
、変換器２′、２″を通過してもアドレス信号Ａ、〜Ａ
７は変わらずに入力バッファ３に入る。
ドレス変換回路２’、２”に向ける。そこで読み出しア
ドレス信号ＡＯ〜Ａ、をアドレス端子２′に入力すると
、変換器２′、２″を通過してもアドレス信号Ａ、〜Ａ
７は変わらずに入力バッファ３に入る。
制御回路１１′及び１１″に送出するアドレスが鍵とな
る特定のアドレスと異なれば、制御回路１１’、１１”
の出力は初期状態のままであり、このように初期状態の
ままでアドレス信号方向回路１′の出力が変換回路２’
、２″から出るアドレスは変えられて入力バッファ３
に入り、出力端子１０の出力はアドレス信号Ａ。−Ａｎ
で指定されるメモリ・セル・マトリクス６の記憶内容と
異なったものになる。つまり内部情報の保護になる。
る特定のアドレスと異なれば、制御回路１１’、１１”
の出力は初期状態のままであり、このように初期状態の
ままでアドレス信号方向回路１′の出力が変換回路２’
、２″から出るアドレスは変えられて入力バッファ３
に入り、出力端子１０の出力はアドレス信号Ａ。−Ａｎ
で指定されるメモリ・セル・マトリクス６の記憶内容と
異なったものになる。つまり内部情報の保護になる。
以上説明したように本発明は、特定のアドレスと、アド
レスを制御するコントロール入力が正しく組み合わされ
た時以外は、正常な読出し状態とはならず内部情報を保
護する効果がある。
レスを制御するコントロール入力が正しく組み合わされ
た時以外は、正常な読出し状態とはならず内部情報を保
護する効果がある。
第１図および第２図はそれぞれ本発明の一実施例および
他の実施例を示すブロック図、第３図は従来の半導体メ
モリを示したブロック図である。 １．１′・・・アドレス信号方向回路、２．２’ 。 ２″・・・アドレス変換回路、３・・・アドレス人カバ
ツア、４・・・Ｘデコーダ、５・・・Ｙデコーダ、６・
・・メモリ・セル・マトリクス、７・・・Ｙ−セレクタ
、８・・・出力バッファ、９・・・タイミング・ジェネ
レータ、１０・・・出力端子、１１．１１’、１１”・
・・制御回路、１２・・・アドレス端子、１３．１３′
、１３″・・・コントロール端子。
他の実施例を示すブロック図、第３図は従来の半導体メ
モリを示したブロック図である。 １．１′・・・アドレス信号方向回路、２．２’ 。 ２″・・・アドレス変換回路、３・・・アドレス人カバ
ツア、４・・・Ｘデコーダ、５・・・Ｙデコーダ、６・
・・メモリ・セル・マトリクス、７・・・Ｙ−セレクタ
、８・・・出力バッファ、９・・・タイミング・ジェネ
レータ、１０・・・出力端子、１１．１１’、１１”・
・・制御回路、１２・・・アドレス端子、１３．１３′
、１３″・・・コントロール端子。
Claims (1)
- コントロール端子から入力されるコントロール信号によ
りアドレス信号の送出先を切換えるアドレス信号方向回
路と、このアドレス信号方向回路から鍵となるアドレス
信号が入力されると初期状態から作動状態に変化する制
御回路と、この制御回路が作動状態の時にのみ前記アド
レス信号方向回路からのアドレス信号をそのままメモリ
・セル・マトリクスのアドレス入力バッファに送出する
アドレス変換回路とを含むことを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065122A JPH01237995A (ja) | 1988-03-17 | 1988-03-17 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065122A JPH01237995A (ja) | 1988-03-17 | 1988-03-17 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01237995A true JPH01237995A (ja) | 1989-09-22 |
Family
ID=13277757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065122A Pending JPH01237995A (ja) | 1988-03-17 | 1988-03-17 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01237995A (ja) |
-
1988
- 1988-03-17 JP JP63065122A patent/JPH01237995A/ja active Pending
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