JPS5914316A

JPS5914316A - 保護制御装置

Info

Publication number: JPS5914316A
Application number: JP57121722A
Authority: JP
Inventors: 和宜福田; 保広黒沢
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-13
Filing date: 1982-07-13
Publication date: 1984-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は電力系統等の保護及び制御を、マイクロコンピ
ュータ等のディジタル演算装置を用いて行なう保護制御
装置の改良に関する。

〔発明の技術的背景〕

電力系統等の保護および制御を、マイクロコンピュータ
等のディジタル演算装置を用いて行なう場合、例えば保
護継電装置においては、従来よシ保護継電要素の各整定
値を保護断電装置内に設けられた２つの記憶回路に記憶
しておき、それを用いて所定の保護演算を行なう方式が
多く採用されている。すなわち、整定値の変更を行なう
時には変更後の新薬定値を第１の記憶回路に書き込み、
変更前の旧整定値を第２の記憶回路に記憶させておく。

そして、整定値の変更が終了した後、第１の記憶回路に
記憶されている新薬定値を第２の記憶回路に転送して、
第１及び第２の記憶回路の内容を共に新薬定値とする。

通常、これらの新薬定値の書き込みおよび転送は、スイ
ッチ等の操作によシ行なわれるものである。ここで、記
憶回路を２つ設けるのは信頼度向上のだめであシ、例え
ば常時の保護演算は第２の記憶回路に記憶されている旧
整定値を用いて行ない、且つ第１の記憶回路に書き込ま
れた新整定値が所定の整定範囲内にあるか否かのチェッ
ク（以下、絶対値チェックと称する）、あるいは他の要
素の整定値と所定の大小関係にあるか否かのチェック（
以下、相対値チェックと称する）を行なう様にしておく
。そして、誤整定の場合は外部に警報を出す等のグロダ
ラムにしておけば、第１の記憶回路に誤まった整定値が
書き込まれても、第２の記憶回路に転送する前であれば
、旧弊定値を用いて保護演算を行なうことになる。また
、新整定値を第２の記憶回路に転送した後に、２つの記
憶回路の整定値が等しい値となっているか否かのチェッ
クを行なうことも可能である。

〔背景技術の問題点〕

ところで、この様な整定装置を備えた従来の保護制御装
置では、上述のように誤まった整定を行なった場合、そ
の誤整定値が第１の記憶回路に書き込まれた段階で、前
述の絶対値チェックあるいは相対値チェック等の整定値
チェックによす、誤整定であることが判定されて警報が
出力される。その場合は、再度整定を行なって第１の記
憶回路の誤整定値を正しい整定値に書き直せば良い。

ところが、との再整定を行なわす誤整定のまま転送用の
スイッチが押される、すなわち誤操作が行なわれた場合
には、第１の記憶回路に書き込まれている誤整定値は全
て第２の記憶回路に転送されてしまうことになる。した
がって、保護制御装置はこの第２の記憶回路に転送され
、１き込まれた誤整定値を用いて保護演算を行なうため
、装置が誤動作したシあるいは誤不動作となってしまう
ことになる。このことは、保護制御装置の運用上に大き
な支障をきたし、また装置の信頼度を大きく低下させる
もので、従来の保護制御装置における重大な欠点となっ
ている。

〔発明の目的〕

本発明は上記の様な事情に鑑みて成されたもので、その
目的は整定値を記憶する２つの記憶回路を用いた整定装
置を備えだ保護制御装置において、整定変更時に誤整定
値を書き込んだ状態で誤まって転送操作を行なっても、
転送されず旧弊定値に上る保護演算を行なうことが可能
な保護制御装置を提供することにある。

〔発明の概要〕

上記目的を達成するために本発明では、保護制御演算の
だめの整定値を記憶する第１および第２の記憶回路と、
上記第１の記憶回路に整定値を書き込む手段と、上記第
１の記憶回路の内容を上記第２の記憶回路へ転送する手
段と、上記第１・第２の記憶回路の内容と外部よりの入
力情報を用いて保護制御演算を行なう演算処理部と、上
記第１の記憶回路に書き込まれた整定値の不良をチェッ
クする整定値チェック手段と、上記整定値チェック手段
の結果整定値が不良である場合には上記第１の記憶回−
路から上記第２の記憶回路への転送を阻止する手段とを
具備したことを特徴とする。

〔発明の実施例〕

以下、本発明を図面に示す一実施例について説明する。

第１図は、本発明による保護制御装置の構成例をブロッ
ク的に示しだものである。

第１図において、１および２は整定回路４にて設定され
た保護制御演算のための整定値を記憶するための読み出
し書き込み可能な第１および第２の記憶回路（ＲＡＭ　
：　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）で
あり、通常第１の記憶回路１には整定変更後の新整定値
が記憶され、第２の記憶回路２には整定前の旧弊定値が
記憶される。５は上記整定回路４の整定値゛を、第１の
記憶回路１内の所定アドレスに書き込む際の書込信号Ｓ
１を出力する書込スイッチ、６は記憶回路１の記憶内容
を第２の記憶回路２に転送する際の転送要求信号Ｓ２を
出力する転蓬スイッチである。

また、３は第１および第２の記憶回路１および２の書込
み読出しを制御するだめのアドレス制御回路、７はマ″
イクロコンぎユータ等の中央演算処理装置を中心とする
ディジタル演算装置にて構成された演算処理部である。

このアドレス制御回路３では、整定値書込時には書込信
号Ｓ１を受けて第１の記憶回路１に整定値を書込むため
のライト信号Ｗ１とそのアドレス値を出力し、整定値を
第１の記憶回路１から第２の記憶回路２に転送する時に
は、演算処理部７から出力される転送許可信号Ｓ９を受
けて、第１の記憶回路１の整定値を読取るためのリード
信号Ｒノ、および記憶回路２にその整定値を書込むだめ
のライト信号Ｗ２と、それらのアドレス値を出力する。

これらのアドレスバスは、アドレスバスＳ５．８６を介
して第１．第２の記憶回路１．２に出力される。また、
上記転送許可信号Ｓ９は、演算処理部７が転送要求信号
Ｓ２を受けて前述の整定値チェックを行ない、その結果
が良の時のみ演算処理部７からアドレス制御回路３に出
力される。このアドレス制御回路３は［公開特許公報特
開昭５６−１７２６Ｊ等で既に周知であるので、ここで
はその詳細は省略する。

なお、整定値を第１の記憶回路１に書込む時のアドレス
値は整定する要素によって異なり、アドレス制御回路３
内に設けられたディジタルスイッチ等のアドレス設定回
路によシ設定する。

また、演算処理部７が第１の記憶回路１あるいは第２の
記憶回路２の内容を読取る場合には、演算処理部７から
読取シのための要求信号Ｓ３およびそのアドレス値が、
アドレスバスＳ８を介してアドレス制御回路３に出力さ
れる。そして、第１の記憶回路１あるいは第２の記憶回
路２に対して、読取シ可能な時はリード信号Ｒ１あるい
はリード信号Ｒ２、およびそれらのアドレス値がアドレ
ス制御回路３よシ出力される。

また読取シが不可能な時は、アドレス制御回路３から演
算処理部２に待期信号Ｓ４を出力し、読取りが可能にな
るまで待たされる。これら整定値の書込み、転送、読取
りは、データバスＳ７を介して行なわれる。

一方８は前述の整定値チェック結果が不良の場合に外部
に警報を発するための警報回路で為演算処理部３から出
力される警報信号Ｓ１０によシ動作する。１２は保護制
御の対象となる入力情報（例えば、電力系統の電圧、電
流等のディジタルデータ、外部機器情報等）の入力、お
よび保護演算結果を外部に出力するだめの入出力インタ
ーフェイス部（以下、外部と称する）であシ、データバ
ス８７′を介して演算処理部７に接続している。

次に、かかる如く構成した保護制御装置の作用について
説明する。

まず、第２図は第１図における記憶回路１への整定値の
書込み、および第１の記憶回路１から演算処理部７への
整定値の読取シ状態を示すタイムチャート図である。第
２図において、ａは書込信号Ｓノ、ｂは要求信号Ｓ３、
ｃはライト信号Ｗノ、ｄはリード信号Ｒ１、ｅはライト
信号Ｗ２、ｆはアドレスバスＳ８、ｇはアドレスバスＳ
５、ｈはアドレスバスＳ６の各信号の状態を夫々示す。

はじめに、整定を行なう要素のアドレス値を、アドレス
制御回路３内のアドレス設定回路にょシ設定し、整定値
を整定回路４に設定する。今、その時のアドレス設定値
をＩＡ１”とする。そして、書込スイッチ５をオンにす
ると、ａに示す様な書込信号Ｓ１が発生し、同時にアド
レスバスＳ５のアドレス値がｇに示す様にＡ１”となる
。この時刻をｔｌとすると、同時刻ｔｌにＣで示す様に
ライト信号Ｗ１がアドレス制御回路３から記憶回路１に
出力される。したがって、第１の記憶回路１には°゛Ａ
ｌ”なるアドレスに整定回路４の整定値がデータバスＳ
７を介して書込まれる。また、アドレス設定値を′Ａ２
＃とじ、全く同様に第１の記憶回路１の７ドレス“Ａ２
＃に整定値が書込まれる。

以上が、整定値を記憶回路１に書込む場合の動作で、次
にこの第１の記憶回路１の整定値を演算処理部７が読取
る場合の動作について述べる。演算処理部７から、アド
レス制御回路３にｂで示す様な要求信号Ｓ３と、ｆで示
す様な読取るべき整定値に対応するアドレス値Ｓ８が出
力される。この時刻をｔ３とすると、第１の記憶回路１
が読取υ可能な状態の場合は、同時刻ｔ３にｄで示す様
なリード信号Ｒ１が、アドレ・ス制御回路３から記憶回
路１に出力される。したがって、第１の記憶回路１のア
ドレス″Ａ、″に記憶されている整定値が、データバス
Ｓ７を介して、演算処理部７に読取られることになる。

以下同様に、アドレス“Ａｎ″まで必要個数の整定値が
読取られることになる。読取られたこれらの整定値は、
一般に演算処理部７内の図示しないデータメモリに記憶
される。なお、第１の記憶回路１が読取不可能な時は、
アドレス制御回路３から演算処理部７に待期信号Ｓ４が
出力されて、読取可能となるまで待たされることは言う
までもない。また、第２の記憶回路２の整定値を読取る
場合も、同様にして読取れることは明らかである。すな
わち、要求信号Ｓ３とアドレスバスＳ８によシ、アドレ
ス制御回路３から第２の記憶回路２の整定値を読取るた
めのり）’　信号Ｒ２とそのアドレス値が、アドレスバ
スＳ６を介して出力される様にすれば良い。以上の様な
動作によシ、第１の記憶回路１への整定値の書込み、あ
るいは読取シが行なわれる。

次に第１の記憶回路１に書込まれたこれらの整定値のチ
ェック、および第２の記憶回路２への転送について述べ
る。

第３図は１これらの整定値チェックの結果が良で、第２
の記憶回路２に整定値が転送される場合のタイミングチ
ャート図を示すものである。

第３図において、ａは転送要求信号Ｓ２、ｂは演算処理
部７における処理内容、Ｃは転送許可信号Ｓ９、ｄはラ
イト信号Ｗｌ、ｅはリード信号Ｒノ、ｆはライト信号Ｗ
２、ｇはアドレスバスＳ５、ｈはアドレスバス８６、ｌ
は警報信号８１０の各状態を夫々示す。

まず、転送スイッチ６をオンすることにょシ、ａに示す
様に転送要求信号ｓ２が演算処理部７に出力される。演
算処理部７では、この転送要求信号Ｓ２が入力されると
、第２図の様にして読取った第１の記憶回路１の整定値
について、第３図のｂに示す様に期間Ｔ１の間に整定値
のチェックを行なう。この整定値チェックは、第１の記
憶回路１に書込まれた整定値が保護制御装置として妥当
な値であるか否かを判定するもので、前述した様に絶対
値チェック、相対値チェック等が行なわれる。絶対値チ
ェックは、書込まれた整定値が定められた範囲内に入っ
ているか否かを、各要素についてチェックするもので、
また相対値チェックは他の要素の整定値と定められた大
小関係にあるか否かを、各要素について相対的なチェッ
クをするものである。そして、これらの整定値チェック
を行なった結果が良であれば、第１の記憶回路１に書込
まれた整定値は誤整定ではないので、Ｃに示す様に演算
処理部７からアドレス制御回路３に転送許可信号Ｓ９が
出力される。なお、警報信号ｓｉｏは出力されない。

一方、アドレス制御回路３ではこの転送許可信号Ｓ９が
入力されると、ｅおよびｆにて示す様に第１の記憶回路
１の整定値を順次読出すためのリード信号Ｒノと、第２
の記憶回路２にそれらの整定値を順次書込むだめのライ
ト信号Ｗ２が出力される。これらリード信号Ｒ１および
ライト信号Ｗ２は、第１の記憶回路１に記憶されている
全ての整定値を、第２の記憶回路２に転送するのに必要
な期間Ｔ鵞の聞出力される。

また、これと同時にｇ、ｈにて示す様に、第１の記憶回
路１に記憶されている整定値の全アドレス値Ａ１〜Ａｎ
１および第２の記憶回路２に書込むべき全アドレス値Ｂ
ｌ−Ｂｎが、それぞれアドレス８５．８６を介して出力
される。したがって、第１の記憶回路１のアドレスＡ１
〜Ａｎに記憶された整定値が、第２の記憶回路２のア　
　・ドレスＢｌ−Ｂｎに転送されることになる。そして
、この時点で全ての整定作業が終了して、演算処理部７
は第２の記憶回路２の正しい整定値および局部１２から
データバス８７′を介して入力された入力情報を用いて
、保護演算を行なうことになる。保護演算の結果は、デ
ータバス８７’を介してｈ部１２から外部に出力される
。

次に、誤整定を行なった場合について、第４図によシ説
明する。第４図において、ＩＬ〜１は第３図のａ−１と
同一の各動作を示すタイミングチャート図を示すもので
ある。前述と同様に２、転送スイッチ６をオンにするこ
とによｐａに示す様に転送要求信号Ｓ２が演算処理部７
に出力される。演算処理部７では、この転送要求信号Ｓ
２を入力すると、ｂに示す期間Ｔ２の間に整定値の絶対
値チェックおよび相対値チェックを行なう。そして、第
１の記憶回路１に書込まれた整定値に誤′１シがあシ、
絶対値チェック、相対値チェックのいずれか一方あるい
は両方のチェック結果が不良となった場合には、Ｃに示
す様に演算処理部７から転送許可信号Ｓ９は出力されな
い。そして、ｊに示す様に警報信号８１０が警報回路８
に出力されて、誤整定であることが外部に警報される。

またアドレス制御回路３は、転送許可信号Ｓ９が入力さ
れないため、ｄ−ｈに示す様にライト信号Ｗノ、リード
信号Ｒノ、ライト信号Ｗ２、アドレスバスＳ５．Ｓ６は
いずれも出力されないことになる。したがって、第１の
記憶回路１に書込まれた誤整定値は、第２の記憶回路２
には転送されないことになる。なお、この様に誤整定を
行なった場合には、再整定を行なって正しい整定値を第
１の記憶回路１に書き直せば、第３図の様に転送が行な
われることになる。

以上説明した動作によシ、第１の記憶回路１に誤整定値
を書込んだ状態のまま誤まって転送スイッチ６をオンに
しても、第２の記憶回路２の旧弊定値を用いて保護演算
を行なうことが可能となる。

次に本発明の他の実施例について説明する。

第５図は、本発明による保護制御装置の他の構成例を示
すものであシ、第５図において第１図と同一部分には同
一符号を付してその説明を省略し、ここでは異なる部分
についてのみ述べる。

すなわち、第１図では転送要求信号Ｓ２を演算処理部７
が入力し、整定値チェックを行なった後に転送許可信号
Ｓ９を、アドレス制御回路３に出力して転送を行なった
ものであるのに対し、転送許可信号Ｓ９の代シに、警報
信号８１０によって第２の記憶回路２のライト信号Ｗ２
を制御するようにしたものである。

第５図において、９は転送要求信号Ｓ２を所定の時間だ
け遅延させるだめの遅延回路、１０は警報信号８１０の
論理を反転させるノット（論理反転）回路、１１はこの
ノット回路１０の出力によってライト信号Ｗ２を制御す
るだめのアンド（論理積）回路である。

次に、第６図を用いて、第５図の動作について説明する
。第６図は、第１の記憶回路１に書込まれた整定値のチ
ェック結果が良で、第２の記憶回路２に整定値が転送さ
れる場合のタイミーングチヤード図を示すものである。

図において、ａは転送要求信号Ｓ２、ｂの遅延回路９の
出力、Ｃは演算処理部７の処理内容、ｄはリード信号Ｒ
１、ｅはライト信号Ｗ２、ｆは警報信号８１０　。

ｇはアンド回路１ノの出力、ｈはアドレスバスＳ５、ｉ
はアドレスバスＳ６の各信号の状態ヲ夫々示す。

まず、転送スイッチ６をオンすることにより、ａに示す
様に転送要求信号Ｓ２が演算処理部７および遅延回路９
に出力される。演算処理部７では、この転送要求信号Ｓ
２が入力されると第１の記憶回路１の整定値について、
Ｃに示す様に期間Ｔ１の間に整定値のチェックを行なう
。

また、ｂに示す様に遅延回路９ではこの転送要求信号Ｓ
２が入力されてから、整定値チェックに必要な時間１里
だけ遅延した後に出力を生じ、これが演算処理部７に入
力される。なお、との″遅延回路９は、既に周知の限時
動作回路、限時復帰回路等により容易に構成することが
できることは明らかであるので、ここでは説明を省略す
る。遅延回路９の出力を演算処理部７が入力すると、第
３図と同様にｄおよびｆで示す様に第１の記憶回路１の
整定値を順次読出すためのリード信号Ｒ１と、第２の記
憶回路２にそれらの整定値を順次書込むためのライト信
号Ｗ２が、転送に必要な期間Ｔ！の聞出力される。ただ
し、ライト信号Ｗ２はアンド回路１１を介して記憶回路
２に入力される。また、これと同時にり。

ｌで示す様に、第１の記憶回路１に記憶されている整定
値の全アドレス値Ａ１〜ｋｎｚおよび第２の記憶回路２
に書込むべき全アドレス値Ｂｌ〜Ｂｎが、それぞれアド
レスバスＳ５．Ｓ６を介して出力される。また、演算処
理部７において期間Ｔｉ中に第１の記憶回路１の整定値
チェックを行なった結果が良であれば、ｆで示す様に警
報信号Ｓ　’１０は出力されない。したがって、警報信
号８１０がノット回路１０により反転されてアンド回路
１ノに入力されるため、ｇで示す様にアンド回路１１の
出力はライト信号Ｗ２と同じ信号となり、これが第２の
記憶回路２に入力される。したがって、第１の記憶回路
１のアドレスＡｔ−Ａｎに記憶された整定値が、第２の
記憶回路２のアドレスＢ１〜ＢＴｌに転送されることに
なる。

次に、誤整定を行なった場合について、第７図により説
明する。第７図において、ａ−１は第６図のａ　−１と
同一の各動作を示すタイミ／グチヤード図である。前述
と同様に、転送スイッチ６をオンすることにより、ａに
示す様に転送要求信号Ｓ２が演算処理部７および遅延回
路９に出力される。そして、演算処理部７ではＣに示す
様に期間Ｔ！の間に整定値チェックを行ない、また遅延
回路９では転送要求信号Ｓ２を時間’ｒｔだけ遅延して
アドレス制御回路３に出力する。そして、アドレス制御
回路３からは前述と同様にｄ、ｓ、ｈ、ｉに示す様に、
リード信号Ｒ１、ライト信号Ｗ２、アドレス値人１〜Ａ
ｎＮアドレス値８１〜Ｂｎがそれぞれ出力される。

そして、期間Ｔｌ中に第１の記憶回路１の整定値チェッ
クを行なった結果が不良であれば、ｆで示す様に警報信
号８１０が出力される。したがって、警報回路８により
外部に誤整定であることが警報される。また、これとと
もにこの警報信号８１０が、ノット回路１０を介してア
ンド回路１１に入力されるので、ｇに示す様にアンド回
路１ノには出力は生じない。したがって、第２の記憶回
路２には、ライト信号２が入力されないため整定値は書
込まれない、つまり転送は行なわれないことになり、第
１図の場合〆全く同様の効果が得られることになる。

尚、本発明は上記実施例に限定されるものではない。

（リ　以上の説明では、絶対値チェックと相対値チェッ
クの両方を期間Ｔ２にて行なう場合について述べたが、
これに限らず絶対値チェックは常時性なう様にして整定
値が第１の記憶回路１に書込まれる毎にその絶対値をチ
ェックし、相体値のみを転送スイッチ６がオンされた後
にチェックする様にしてもよい。なお、この際に転送許
可信号および警報信号は、その両チェックが良となった
場合にのみ出力されるのはいうまでもない。

（２）以上の説明では、第１の記憶回路１および第２の
記憶回路２として、読出し書込み可能な記憶回路（ＲＡ
Ｍ　）を使用した場合について述べた。このＲＡＭは、
その性質上電源が喪失した時には記憶内容が消滅するが
、電源が喪失しても記憶内容すなわち整定値を保存する
必要がある場合には、読出し書込み可能で且つ電源が喪
失しても記憶内容の消滅しない不揮発性を有するＲＡＭ
　、たとえばＭＮＯＳ　（Ｍｅｔａｌ　Ｎ１ｔｒｌｄｅ
　ＯｘｉｄｓＳｅｍｌ、ｃｏｎｄｕｃｔｏｒ　）　−Ｒ
ＡＭを用いればよい。このＭＮ６Ｓ　−ＲＡＭ　につい
ては、前述した「特開昭５６−１７６２Ｊ公報にて詳述
されておシ、既に周知の方法であるのでここでは詳述し
ないが、このＭＮＯＳ　−ＲＡＭ　を第１および第２の
記憶回路１および２に用いる様にすれば、電源が喪失し
ても整定値が保存されているため、よシ一層有利な保護
制御装置を得ることができる。

（３）以上の説、明では、第１および第２の記憶回路Ｉ
および２に記憶されている整定値を、演算処理部７が読
取って演算処理部７内のデータメモリ内に記憶する場合
について述べたが、演算処理部７の応答速度に比べて第
１および第２の記憶回路１および記憶回路２の応答速度
が著しく遅い場合には、第１および第２の記憶回路１お
よび２の記憶内容を、演算処理部７の空き時間を利用し
て演算処理部７内のデータメモリに転送する、いわゆる
ＤＭＡ　（ダイレクト・メモリ・アクセス）方式を用い
てもよい。このＤＭＡ方式は、前述した「特開昭５６−
１７６２Ｊ公報にて詳述されておシ、既に周知の方法で
あるのでここでは詳述しないが、第１の記憶回路１への
整定値の書込み、整定値チェック、および第１の記憶回
路１から第２の記憶回路２への整定値の転送に本発明の
方式を適用し、第１の記憶回路１および第２の記憶回路
２から演算処理部７内への整定値の読取シにＤＭＡ方式
を適用することによって、よシ演算効率の向上を図るこ
とが可能な保護制御装置が得られる。

〔発明の効果〕

以上説明した様に本発明によれば、第１および第２の２
つの記憶回路を用いた整定値を有する保護制御装置にお
いて、第１の記憶回路に誤整定値を書込んだ状態のまま
誤まって転送操作を行々りた場合でも、第２の記憶回路
にはその誤整定が転送されることはなく第２の記憶回路
に記憶されている旧弊定値を用いて保護制御演算を行な
うことが可能となシ、装置の運用上極めて有利で信頼性
の高い保護制御装置が提供できる。

【図面の簡単な説明】

第１図は本発明による保護制御装置の一実施例を示すブ
ロック図、第２図は第１図における整定値の書込みおよ
びその演算処理部への読取シを説明するタイミングチャ
ート図、第３図および第４図は第１図における整定値の
チェックおよび転送を説明するタイミングチャート図、
第５図は本発明による保護制御装置の他の実施例を示す
ブロック図、第６図および第７図は第５図における整定
値のチェックおよび転送を説明するタイミングチャート
図である。１．２・・・記憶回路、３・・・アドレス制御回路、４
・・・演算処理部、５・・・書込スイッチ、６・・・転
送スイッチ、７・・・演算処理部、８・・・警報回路、
９・・・遅延回路、１０・・・ノット回路、１ノ・・・
アンド回路、１２・・・入出力インターフェイス部。第１図第２図　　　− 第３図ｉ第４図；ｄ　　　　：Ｑ　　　　［＝第５図第６図

Claims

【特許請求の範囲】

保護制御演算のための整定値を記憶する第１および第２
の記憶回路と、前記第１の記憶回路に整定値を書込む手
段と、前記第１の記憶回路の内容を前記第２の記憶回路
へ転送する手段と、前記Ｍｌ、第２の記憶回路の内容と
外部よルの入力情報を用いて保護制御演算を行なう演算
処理部と、前記第１の記憶回路に書込まれた整定値の不
良をチェックする整定値チェック手段と、前記整定値チ
ェック手段の結果整定値が不良である場合には前記第１
の記憶回路から前記第２の記憶回路への転送を阻止する
手段とを具備したことを特徴とする保護制御装置。