JPH01238146A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH01238146A
JPH01238146A JP6649788A JP6649788A JPH01238146A JP H01238146 A JPH01238146 A JP H01238146A JP 6649788 A JP6649788 A JP 6649788A JP 6649788 A JP6649788 A JP 6649788A JP H01238146 A JPH01238146 A JP H01238146A
Authority
JP
Japan
Prior art keywords
wiring
film
aluminum
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6649788A
Other languages
English (en)
Inventor
Nobuhiro Endo
遠藤 伸裕
Naoki Kasai
直記 笠井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6649788A priority Critical patent/JPH01238146A/ja
Publication of JPH01238146A publication Critical patent/JPH01238146A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体装置、特に半導体素子間の電極配線とそ
の製造方法に関する。
(従来の技術) 近年、半導体装置の高集積化や高速化が著しい向上を遂
げているが、これは加工技術の進歩によって、素子の微
細化が実現したことに起因する。しかし、素子が比例縮
小側によって微細化されると素子自身の高速性は向上さ
れる一方、各素子間を結線する配線の抵抗や容量が増加
し、半導体装置の速度を決める要因として配線による遅
延時間の占める割合も大きくなってきた。特に、配線間
隔(ピッチ)が狭くなると配線容量が著しく増大するこ
とが問題になる。配線容量を決めるものは配線断面積と
縦横配線間隔および配線一基板間隔、それに配線間を充
填する絶縁膜の誘電率である。
従来、これらの絶縁膜としてCVD法によって堆積した
シリコン酸化膜やリンドープシリコン酸化膜(PSG)
などが多用され、誘電率は4程度であった。
配線容量を低減するには誘電率のより小さな絶縁性充填
物を使用することが必要となるが、原理的には何もない
状態(真空)が誘電率が最も小さく、空気などの気体を
用いてもほぼ同様の効果が期待される。
このような目的のために配線の一部を支柱間を結ぶつり
橋状に形成した例はジー・デイ−・マコーマック(G、
 D、 McCormack)らによって、1982年
、ガリウム砒素ICシンポジウムの技術予稿集の25〜
28頁に報告されている。本論文では、第2図に示すよ
うにガリウム砒素基板31上のn十領域33に絶縁膜の
コンタクト穴を設けた後、チタンと金のメツキ法による
配線37を形成したものである。
(発明が解決しようとする課題) キ技術によって金属を堆積しているため、配線材料が金
かクロムなどに限定され、他の金属材料を使用すること
が困難であった。
(課題を解決するための手段) 本発明は基板上の半導体素子と前記各半導体素子間を接
続する配線とによって構成される半導体装置において、
配線の少くとも一部が他の固形性物質に接触することな
く前記半導体素子内導電性領域上に設けた導電性支柱間
を結線されていることを特徴とした半導体装置を提供す
る。
さらに本発明によれば、基板上に半導体素子を形成した
後、前記半導体素子内で上部配線と接続すべき領域上に
金属支柱を形成する工程と、高分子有機膜を充填した後
、前記金属支柱を露呈させる工程と、上部配線をパター
ン形成する工程と、前記充填した高分子有機膜を除去す
る工程とを含むことを特徴とする半導体装置の製造方法
が得られる。
(作用) 半導体素子の導電性領域にオーミック接触をなす導電性
支柱を設けることにより配線が低ストレスで平坦に、し
かも半導体素子面と離して空気中に浮かせて形成される
ため、寄生配線容量が低減され、半導体装置の動作速度
が向上する。また、絶縁膜と接していないため、ストレ
スマイグレーションが生じにくく配線の信頼性が向上す
る利点がある。
(実施例) 以下、本発明の一実施例を図面を用いて詳細に説明する
。第1図は本発明の半導体装置の構造を示す模式的断面
図である。シリコン基板1上に半導体素子を分離する素
子間分離絶縁膜2とゲート酸化膜3、ゲート電極4およ
び高濃度不純物拡散層5からなるnチャネルMO8)ラ
ンジスタを設け、上部配線7と接続するための金属支柱
6が形成された半導体装置について述べる。
第3図(a)、 (b)は本発明の半導体装置の製造方
法を順を追って示した模式図である。p型シリコン基板
11上にシリコン酸化膜からなる素子間分離絶縁膜12
を形成し、続いて素子形成領域表面にゲート絶縁膜13
を形成した後、所望の領域に第1配線としてのゲート電
極14を形成する。次に、イオン注入法によりp型シリ
コン基板に砒素を拡散し、nチャネルMIS”K界効果
トランジスタのソース・ドレイン領域となるn型高濃度
不純物拡散層15を形成した後、アルミニウムを1.5
μm程度蒸着し、上部配線と接続すべき領域、例えばソ
ース・ドレイン領域やゲート電極上にアルミニウムの支
柱16を残すように他のアルミニウムをエツチング除去
すると第3図(a)が得られる。次に、板層間膜として
ポジ型レジストなどの有機樹脂膜17をスピン塗布し、
熱処理によって溶融して平坦化した後、アルミニウムと
有機樹脂膜とが等速のエツチング速度をもつ条件のプラ
ズマエツチングを用いてすべてのアルミニウム支柱の少
くとも表面が露呈するまでエツチングし、上部配線とし
てのアルミニウム18を蒸着する。上部配線を通常の写
真食刻技術とエツチング技術を用いてパターン形成を行
うことによって第3図(b)が得られる。
続いて酸素ガスを用いたプラズマエツチングによって板
層間膜の有機樹脂膜17を選択的に除去すると素子面と
上部配線との間にすき間が生じる。
最後に低温の熱処理によってシリコンとアルミニウム間
の合金反応を促して配線の結線部分のオーミック接触を
形成すると第1図の構造が得られる。
通常第1図のすき間8は空気で充たされており、比誘電
率が約1と小さいため配線容量が従来の四分の工程度に
低減することができる。また、素子をパッケージに固定
し、ボンディングした後、乾燥窒素中あるいは真空中で
封止すれば、素子の安定性や信頼性を著しく向上させる
ことができる。
実施例では金属支柱と上部配線にアルミニウムを用いた
が、それぞれ異なる金属材料を用いても良く、その中で
タングステン、モリブデン、チタン、タンタル、金など
の材料や合金材料が有望であるが、低抵抗の半導体を使
用することも可能である。
さらに実施例では一層の上部配線について説明したが、
第3図(b)の構造を得た後、第2の金属支柱を形成し
、第2の板層間膜の塗布、第二層の上部配線の形成とい
う工程を同様の方法によって繰返すことによって二層配
線あるいは多層配線の多くを絶縁物で接触させることな
しに形成することができる。
また、本発明の実施例では金属支柱を素子の配線部分に
のみ形成したが、゛上部配線のたわみの補強のために絶
縁膜上に形成しても構わない。
(発明の効果) 本発明を用いることにより、配線間が気体あるいは真空
で分離されているため、配線容量が従来に比較して数分
の1に低減し、半導体装置の高速動作に著しい効果を発
揮することができる。また、配線幅が微細化した場合に
は、ストレスマイグレーションによる配線の断線という
信頼性劣化の問題も回避することができ、配線を微細化
した高密度半導体装置を製造する上で有利になる。
【図面の簡単な説明】
第1図は本発明の実施例における半導体装置の構造を示
す模式的断面図である。第2図は従来例を示す模式図で
、第3図(a)、 (b)は本発明の製造工程を説明す
る模式図である。 図中の番号は以下のものを示す。 1.11・・・p型シリコン基板 2,12・・・素子
間分離絶縁膜3.13・・・ゲート絶縁膜   4,1
4・・・ゲート電極5.15・・・n型高濃度不純物拡
散領域6.16・・・金属支柱、     7.18・
・・上部配線8・・・気体からなるすき間 170.・
板層間膜31・・・ガリウム砒素基板  32・・・低
濃度n型層33−9.高濃度n型層    34・・・
Au−Ge−Ni合金35・・・Ti−Pb−Au合金
    36・・・シリコン窒化膜37・Ti−Au配
線 第1図 1P型シリコン基板  2素子分離絶縁層3ゲート絶縁
膜    4ゲート電極(第1配線)5nn型高度不純
物拡散層 6金属支柱     7上部配線(第2配線)8気体か
らなるすき間 第2図 31ガリウムヒ素基板 32n〜層 33n+層      34 Au−Ge−Ni合金3
5 Ti −Pd−Au合金36SiN膜37Ti−A
u配線 第3図 11P型シリコン基板   12素子分離絶縁層13ゲ
ート絶縁膜     14ゲ一ト電極15n型高濃度不
純物拡散層 16金属支柱       17仮層間膜18上部配線

Claims (2)

    【特許請求の範囲】
  1. (1)基板上の半導体素子と前記各半導体素子間を接続
    する配線とによって構成される半導体装置において、配
    線の少くとも一部が他の固形性物質に接触することなく
    前記半導体素子内導電性領域上に設けた導電性支柱間と
    結線されていることを特徴とする半導体装置。
  2. (2)基板上に半導体素子を形成した後、前記半導体素
    子内で上部配線と接続すべき領域上に金属支柱を形成す
    る工程と、高分子有機膜を充填した後、前記金属支柱を
    露呈させる工程と、上部配線をパターン形成する工程と
    、前記充填した高分子有機膜を除去する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
JP6649788A 1988-03-18 1988-03-18 半導体装置およびその製造方法 Pending JPH01238146A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6649788A JPH01238146A (ja) 1988-03-18 1988-03-18 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6649788A JPH01238146A (ja) 1988-03-18 1988-03-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH01238146A true JPH01238146A (ja) 1989-09-22

Family

ID=13317510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6649788A Pending JPH01238146A (ja) 1988-03-18 1988-03-18 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH01238146A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861653A (en) * 1995-05-11 1999-01-19 Nec Corporation Semiconductor device having gaseous isolating layer formed in inter-level insulating layer and process of fabrication thereof
US6900110B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Chip scale package with compliant leads

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161675A (ja) * 1984-02-02 1985-08-23 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
JPS62122277A (ja) * 1985-11-22 1987-06-03 Hitachi Ltd 半導体素子空間配線法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60161675A (ja) * 1984-02-02 1985-08-23 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
JPS62122277A (ja) * 1985-11-22 1987-06-03 Hitachi Ltd 半導体素子空間配線法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861653A (en) * 1995-05-11 1999-01-19 Nec Corporation Semiconductor device having gaseous isolating layer formed in inter-level insulating layer and process of fabrication thereof
US6900110B1 (en) * 2000-09-01 2005-05-31 National Semiconductor Corporation Chip scale package with compliant leads

Similar Documents

Publication Publication Date Title
CN1152413C (zh) 制造双镶嵌结构的方法和结构
US5126286A (en) Method of manufacturing edge connected semiconductor die
US5146308A (en) Semiconductor package utilizing edge connected semiconductor dice
US6472304B2 (en) Wire bonding to copper
US7902067B2 (en) Post passivation interconnection schemes on top of the IC chips
US6239491B1 (en) Integrated circuit structure with thin dielectric between at least local interconnect level and first metal interconnect level, and process for making same
US20020090791A1 (en) Method for reduced capacitance interconnect system using gaseous implants into the ild
DE102019127076B4 (de) Filmstruktur für bondkontaktstelle und verfahren zu ihrer herstellung
JPH07183302A (ja) 金属層の形成及びボンディング方法
JP3759909B2 (ja) 半導体装置及びその製造方法
CN112956023A (zh) 倒装芯片堆叠结构及其形成方法
JPH06105708B2 (ja) 半導体装置
US20050006688A1 (en) Arrangement comprising a capacitor
US6998338B2 (en) Method of producing an integrated circuit configuration
KR0163943B1 (ko) 반도체 소자 제조방법
US6800548B2 (en) Method to avoid via poisoning in dual damascene process
CN118380383A (zh) 互联层结构的形成方法
CN114999942A (zh) 一种半导体封装结构的制作方法及半导体封装结构
JPS60153149A (ja) 多層配線の形成方法
JPH01264243A (ja) 半導体装置の製造方法
JPH02170423A (ja) 半導体装置及びその製造方法
JPH03102819A (ja) 半導体装置の製造方法
TW396525B (en) Method for forming contact windows
JP2618479B2 (ja) 半導体素子の製造方法
JPS60177622A (ja) 半導体装置