JPS60161675A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60161675A JPS60161675A JP59018547A JP1854784A JPS60161675A JP S60161675 A JPS60161675 A JP S60161675A JP 59018547 A JP59018547 A JP 59018547A JP 1854784 A JP1854784 A JP 1854784A JP S60161675 A JPS60161675 A JP S60161675A
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- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ発明の４守衛分野）
この発明は、電界効果トランジスタの製造方法に係り、
特に電界効果トランジスタ（以下ＦＥＴというンの多層
厚メンキＭ、４１ｉｉの形成方法の改良に関するもので
ある。
特に電界効果トランジスタ（以下ＦＥＴというンの多層
厚メンキＭ、４１ｉｉの形成方法の改良に関するもので
ある。
以下、半導体基板とし゛〔砒化ガリワム（ＧａＡｓ）を
用いたショットキ障壁ゲート構造ＧａＡａ電界効果トラ
ンジスタ（以下ＧａＡｓ１ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔと
し・ラフを例にとって説明を行う。
用いたショットキ障壁ゲート構造ＧａＡａ電界効果トラ
ンジスタ（以下ＧａＡｓ１ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔと
し・ラフを例にとって説明を行う。
フリップチップ構造のＧａＡｓ ＭＥＳ ＦＥＴ＆工Ｘ
帯以上の高周波数帯においても高利得を持たせるのに有
効であることは周知である。
帯以上の高周波数帯においても高利得を持たせるのに有
効であることは周知である。
こｊはポンディングワイヤを介さｆＦＥＴチップがパン
ケージに倒置形で直接熱圧着ｆ ７ｊ を丁（まんだ材
を介して溶接されることによる寄生インデノ 。
ケージに倒置形で直接熱圧着ｆ ７ｊ を丁（まんだ材
を介して溶接されることによる寄生インデノ 。
タンスおよび熱抵抗の低減効果に依る所か大である。
ところで、この種のＦＥＴ構造ではＦＥＴチンブ上のソ
ース、ゲートおよびドレインの各電極の所望の部分に、
ＦＥＴパッケージとの熱圧着まＬははんだ材による溶接
のための中間接着導体として多層厚メツキ電極層を選択
的に形成することか不可欠となる。
ース、ゲートおよびドレインの各電極の所望の部分に、
ＦＥＴパッケージとの熱圧着まＬははんだ材による溶接
のための中間接着導体として多層厚メツキ電極層を選択
的に形成することか不可欠となる。
さらに、最近では同種の電極上に形成された多層厚メッ
キ′電極層を厚メッキによるフリップで連結し組立の作
業性並びに効率を良（する方法が採用されてきている。
キ′電極層を厚メッキによるフリップで連結し組立の作
業性並びに効率を良（する方法が採用されてきている。
この種の多層厚メツキ電極層および厚メツキプリフジの
形成方法並びに組立方法の一例として第１図（ａ）〜Ｃ
１）の主要工程における断面図に示すような方法かあっ
た。
形成方法並びに組立方法の一例として第１図（ａ）〜Ｃ
１）の主要工程における断面図に示すような方法かあっ
た。
なお、以下に述べる方法はソース電極上のみに着目しＬ
場合であり、ゲート電極およびドレイン電極上について
も同様であるため省略しである。
場合であり、ゲート電極およびドレイン電極上について
も同様であるため省略しである。
この方法では、先ず第１図（ａ） Ｖｃ示すように半絶
縁性ＧａＡｓ基板ＩＶｃ生成さｔ′Ｌｋｎ型ＧａＡｓ半
導体層２０表面に、ソース電極３．ゲート電極４゜およ
びドレイン′＃ｌ！極５が所定の間隔で設けらｎた試料
ワエハを用意する。続いて第１図（ｂ）Ｖｃ示すよ５に
ソース電極３上の一部を残し他を第１の下敷レジスト層
６で被覆する。
縁性ＧａＡｓ基板ＩＶｃ生成さｔ′Ｌｋｎ型ＧａＡｓ半
導体層２０表面に、ソース電極３．ゲート電極４゜およ
びドレイン′＃ｌ！極５が所定の間隔で設けらｎた試料
ワエハを用意する。続いて第１図（ｂ）Ｖｃ示すよ５に
ソース電極３上の一部を残し他を第１の下敷レジスト層
６で被覆する。
その後、第１図（ｃ） ＶＣ示すように第１の下敷レジ
スト層６およびソース電極３の開孔部に亘り電解メッキ
用の第１の導通金属層７乞周知の蒸着法により形成する
。その後、第１図（ｄ） ｌ’（示すようにソース電極
３上の開孔部に相当する位置に一部の開孔部を残し他を
第１の表面レジスト層８で被覆する。しかる後、第１図
（ｅ） Ｖｃ示すよう忙第１の表面レジスト層８をマス
クとして第１の導通金属層７により電解メッキを行い選
択的に厚メッキ層９を形成する。
スト層６およびソース電極３の開孔部に亘り電解メッキ
用の第１の導通金属層７乞周知の蒸着法により形成する
。その後、第１図（ｄ） ｌ’（示すようにソース電極
３上の開孔部に相当する位置に一部の開孔部を残し他を
第１の表面レジスト層８で被覆する。しかる後、第１図
（ｅ） Ｖｃ示すよう忙第１の表面レジスト層８をマス
クとして第１の導通金属層７により電解メッキを行い選
択的に厚メッキ層９を形成する。
その後、第１の表面レジスト層８．第１の導通金属層７
および第１の下敷レジスト層６を順次除去し第１図（ｆ
） Ｋ示すような構造を得る。
および第１の下敷レジスト層６を順次除去し第１図（ｆ
） Ｋ示すような構造を得る。
次に、第１図（ｇ）に示すように厚メッキ層９の表面の
一部ン残し他を第２の下敷レジスト層１０で被覆する。
一部ン残し他を第２の下敷レジスト層１０で被覆する。
その後、第１図（ｈ） Ｋ示すように第２の導通金属層
１１娑周知の蒸着法で形成する。
１１娑周知の蒸着法で形成する。
続いて第１図（ｉ） Ｋ示すように第２の導通金属層１
１上において、第１の表面レジスト層８の開孔部と同じ
幅（ゲート長さ方向）で、かつ少なくとも２つ以上の厚
さメッキ層９に亘る長さの所望の形状の開孔部を有する
第２の表面レジスト層１２を形成する。
１上において、第１の表面レジスト層８の開孔部と同じ
幅（ゲート長さ方向）で、かつ少なくとも２つ以上の厚
さメッキ層９に亘る長さの所望の形状の開孔部を有する
第２の表面レジスト層１２を形成する。
その後、第１図（ｊ）Ｋ７Ｆ、てように第２の表面レジ
スト層１２をマスクとして第２の導通金属層１１により
電解メッキを行い選択的に厚メツキブリッジ層１３を形
成する。その後、第２の表面レジスト層１２．第２の導
通金属層１１および第２の下敷レジスト層１０を順次除
去し第１図（ｋ）に示すような構造ン得る。
スト層１２をマスクとして第２の導通金属層１１により
電解メッキを行い選択的に厚メツキブリッジ層１３を形
成する。その後、第２の表面レジスト層１２．第２の導
通金属層１１および第２の下敷レジスト層１０を順次除
去し第１図（ｋ）に示すような構造ン得る。
次いで、半絶縁性ＧａＡｓ基板１の裏面処理を経て各チ
ップに分割さｔｔｋ後、第１図（１） Ｋ示すよ５な形
でフリップチップ用ＦＥＴパッケージ１４Ｖｃはんだ材
１５を用いて倒置形にポンディングさｎる。この場合、
ＦＥＴチップとパッケージの接４ Ｋ ｉ’ｊんだ材１
５が用いられるのは厚メンキブリッジ層化により、メッ
キ表面積が増大し熱圧着が困難となるからである。
ップに分割さｔｔｋ後、第１図（１） Ｋ示すよ５な形
でフリップチップ用ＦＥＴパッケージ１４Ｖｃはんだ材
１５を用いて倒置形にポンディングさｎる。この場合、
ＦＥＴチップとパッケージの接４ Ｋ ｉ’ｊんだ材１
５が用いられるのは厚メンキブリッジ層化により、メッ
キ表面積が増大し熱圧着が困難となるからである。
しかしなから、この方法においては、組立て時にはんだ
材１５が厚メッキブリ７９層１３．第２の導通金属層１
１．厚メッキ層９および第１の導通金属層１７通して浸
入し最終的にはソース電極３に達することｋよるＦＥＴ
特性の劣化や組立て歩留りの低下等の問題を生じていた
。こｆｌｙｌｌ−解決するＫははんだ材の拡散に対して
バリア効果ケ有する金属層をはんだ材になるべく近い部
分に形成することが望ましく、この解決のための一方策
として第１図（ｍ） Ｋ示すように厚メツキブリッジ層
１３の形成後、同じく電解メッキによりバリア金属層１
６を形成する方法が試みらＴ′した。しかしながら、メ
ッキにより形成されたバリア金属層１６は密度的にはか
なり粗の状態であることからはんだ材１５は粒界を容易
に通り抜けらｊバリア効果はさはど期待できないことか
実験的に確かめらｒたＯ 〔発明の概要〕 この発明は、このような従来の欠点金除去するためにな
されたもので、ソース、ゲートおよびドレインの各電極
上の一部に電解メンキ法により形成さｊた厚メッキ層を
所望の形状に厚メツキブリッジ層で連結する方法におい
て、金属層形成に工夫χ加えることによって、組立て時
のはんだ材の浸入、拡散を防止し、ＦＥＴ特性の劣化や
作業歩留りの低下を抑制することができる電界効果トラ
ンクスフの製造方法を提供するものである。
材１５が厚メッキブリ７９層１３．第２の導通金属層１
１．厚メッキ層９および第１の導通金属層１７通して浸
入し最終的にはソース電極３に達することｋよるＦＥＴ
特性の劣化や組立て歩留りの低下等の問題を生じていた
。こｆｌｙｌｌ−解決するＫははんだ材の拡散に対して
バリア効果ケ有する金属層をはんだ材になるべく近い部
分に形成することが望ましく、この解決のための一方策
として第１図（ｍ） Ｋ示すように厚メツキブリッジ層
１３の形成後、同じく電解メッキによりバリア金属層１
６を形成する方法が試みらＴ′した。しかしながら、メ
ッキにより形成されたバリア金属層１６は密度的にはか
なり粗の状態であることからはんだ材１５は粒界を容易
に通り抜けらｊバリア効果はさはど期待できないことか
実験的に確かめらｒたＯ 〔発明の概要〕 この発明は、このような従来の欠点金除去するためにな
されたもので、ソース、ゲートおよびドレインの各電極
上の一部に電解メンキ法により形成さｊた厚メッキ層を
所望の形状に厚メツキブリッジ層で連結する方法におい
て、金属層形成に工夫χ加えることによって、組立て時
のはんだ材の浸入、拡散を防止し、ＦＥＴ特性の劣化や
作業歩留りの低下を抑制することができる電界効果トラ
ンクスフの製造方法を提供するものである。
このような目的を達成するため、この発明でははんだ材
に対してバリア効果を有する材料からなる金属層を厚メ
ッキ層と厚メツキブリッジ層の中間、すなわち厚メツキ
ブリッジ層形成のための導通金属層として用いること乞
特徴とするものである。
に対してバリア効果を有する材料からなる金属層を厚メ
ッキ層と厚メツキブリッジ層の中間、すなわち厚メツキ
ブリッジ層形成のための導通金属層として用いること乞
特徴とするものである。
以下、この発明の一実施例について説明する。
第２図はＧ、ａＡｓ＋ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのこの
発明による製造方法の一英施例の生鰻工程を示す断面図
で、第１図（ｋ） Ｋ相当てるものである。なお、この
実施例では、ソース電極上に着目した説明であり、ゲー
ト電極およびトンイン電極上は省略している。
発明による製造方法の一英施例の生鰻工程を示す断面図
で、第１図（ｋ） Ｋ相当てるものである。なお、この
実施例では、ソース電極上に着目した説明であり、ゲー
ト電極およびトンイン電極上は省略している。
従来方法と異なるのは厚メツキブリッジ層１３の形成の
ための導通金属層１１Ａの材料だけで、他は全く同一で
ある。導通金属層１１Ａははんだ材に対してバリア効果
乞有する高融点金属、例えばｐｔ、 Ｍｏ＋ Ｔａｎ
Ｗ等乞含む多層構造が適し、その厚みは５００λ以上必
要とする。厚メツキ層９Ｖｃ対する接着性を考慮し最下
層にＣｒ まｋはＴｉからなり、厚メツキブリッジ層１
３の形成のため、最上層はＡｕからなる３層構造となる
。金属層の組合せは適宜選択できる。
ための導通金属層１１Ａの材料だけで、他は全く同一で
ある。導通金属層１１Ａははんだ材に対してバリア効果
乞有する高融点金属、例えばｐｔ、 Ｍｏ＋ Ｔａｎ
Ｗ等乞含む多層構造が適し、その厚みは５００λ以上必
要とする。厚メツキ層９Ｖｃ対する接着性を考慮し最下
層にＣｒ まｋはＴｉからなり、厚メツキブリッジ層１
３の形成のため、最上層はＡｕからなる３層構造となる
。金属層の組合せは適宜選択できる。
厚メツキブリッジ層１３の形成の定めの導通金属層１１
Ａが高融点バリア金属を含む多層構造となっても工程進
捗上の問題は全（ない。
Ａが高融点バリア金属を含む多層構造となっても工程進
捗上の問題は全（ない。
このように、上記実施例ではＦＥＴの厚メッキ層９上忙
厚メッキブリッジ層１３を形成するに当って、導通金属
層１１ＡＹはんだ材に対して）くリア効果を併せもつ導
電材料で構成することにより、フリップチップ方式によ
る組立て時に、はんだ材がｎ型ＧａＡｓ半導体層２直上
の各電ｆｉ３〜５迄浸入するのを効果的に遮断できるこ
とから、ＦＥＴ特性の劣化や歩留りの低下が防止できる
。
厚メッキブリッジ層１３を形成するに当って、導通金属
層１１ＡＹはんだ材に対して）くリア効果を併せもつ導
電材料で構成することにより、フリップチップ方式によ
る組立て時に、はんだ材がｎ型ＧａＡｓ半導体層２直上
の各電ｆｉ３〜５迄浸入するのを効果的に遮断できるこ
とから、ＦＥＴ特性の劣化や歩留りの低下が防止できる
。
なお、上記の実施例ではＧａＡｓ ＭＥＳ ＦＥＴのソ
ース電極３上に形成さｒＬ厚メッキ層９に対して厚メツ
キブリッジ層１３を形成する場合について述べ瓦か、こ
の発明はこれに限らずゲート電極４およびドレイン電＠
５に対しても適用できるものである。さらに、ＧａＡｓ
ＭＥＳ ＦＥＴ Ｋ限らず、他の半導体材料からなる
電界効果トランジスタに対し壬もこの発明レエ広く適用
できろ。
ース電極３上に形成さｒＬ厚メッキ層９に対して厚メツ
キブリッジ層１３を形成する場合について述べ瓦か、こ
の発明はこれに限らずゲート電極４およびドレイン電＠
５に対しても適用できるものである。さらに、ＧａＡｓ
ＭＥＳ ＦＥＴ Ｋ限らず、他の半導体材料からなる
電界効果トランジスタに対し壬もこの発明レエ広く適用
できろ。
以上詳述したように、この発明ではソース、ゲートおよ
びドレインの各電極上の一部ＶＣ電解メッキ法により形
成された厚メツキ層を所望の形状に厚メツキブリッジ層
で連結しはんだ付は用の電極とする方法において、厚メ
ツキブリッジ層形成のための導通金属層ｔはんだ材に対
してバリア効果をもつ導電材料で構成するようにしたの
で、フリップチップ方式による組立て時にはんだ材が半
導体層直上の電極部迄浸入、拡散するのｔ効果的に遮断
でき、ＦＥＴ特性の劣化や、それによる歩留りの低下か
防止できる利点かある。
びドレインの各電極上の一部ＶＣ電解メッキ法により形
成された厚メツキ層を所望の形状に厚メツキブリッジ層
で連結しはんだ付は用の電極とする方法において、厚メ
ツキブリッジ層形成のための導通金属層ｔはんだ材に対
してバリア効果をもつ導電材料で構成するようにしたの
で、フリップチップ方式による組立て時にはんだ材が半
導体層直上の電極部迄浸入、拡散するのｔ効果的に遮断
でき、ＦＥＴ特性の劣化や、それによる歩留りの低下か
防止できる利点かある。
第１ 図（ａ）〜（ｍ）は厚メツキブリッジ電極を有す
るＧａＡｓ ＭＥＳ ＦＥＴの従来の製造方法と組立て
方法Ｚ説明するためのその主要工程段階における状態を
示す断面図、第２図はこの発明の一実施例？説明するた
めのその主要工程段階・における状態を示す断面図であ
る。 図中、１は半絶縁性ＧａＡｓ基板、２はれ型ＧａＡｓ半
導体層、３はソース電極、４はゲート電極、５はドレイ
ン電極、６は第１の下敷レジスト層、７は第１の導通金
属層、８は第１の表面レジスト層、９は厚メッキ層、１
０は第２の下敷レジスト層、１１は第２の導通金属層、
１１Ａは導通金属層、１２は第２の表面レジスト層、１
３は厚メツキズリッジ層、１４はフリップチップ用ＦＥ
Ｔノくツケージ、１５ははんだ材、１６はバリア金属層
である。 なお、図中の同一符号は同一または相当部分を示す。 代皿人 大台 壇雄 （外２名ン 第１図 第１図 第１図 第１図 第１図 第２図 手続補正書（自発） １、事件の表示 特願昭５９−０１８５４７号２、発明
の名称 電界効果トランジスタの製造方法３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 図面 ６、補正の内容 一面第１図（ｍ）の符号１０を別紙采配のように補正す
る。 以北 第１図
るＧａＡｓ ＭＥＳ ＦＥＴの従来の製造方法と組立て
方法Ｚ説明するためのその主要工程段階における状態を
示す断面図、第２図はこの発明の一実施例？説明するた
めのその主要工程段階・における状態を示す断面図であ
る。 図中、１は半絶縁性ＧａＡｓ基板、２はれ型ＧａＡｓ半
導体層、３はソース電極、４はゲート電極、５はドレイ
ン電極、６は第１の下敷レジスト層、７は第１の導通金
属層、８は第１の表面レジスト層、９は厚メッキ層、１
０は第２の下敷レジスト層、１１は第２の導通金属層、
１１Ａは導通金属層、１２は第２の表面レジスト層、１
３は厚メツキズリッジ層、１４はフリップチップ用ＦＥ
Ｔノくツケージ、１５ははんだ材、１６はバリア金属層
である。 なお、図中の同一符号は同一または相当部分を示す。 代皿人 大台 壇雄 （外２名ン 第１図 第１図 第１図 第１図 第１図 第２図 手続補正書（自発） １、事件の表示 特願昭５９−０１８５４７号２、発明
の名称 電界効果トランジスタの製造方法３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５、補正
の対象 図面 ６、補正の内容 一面第１図（ｍ）の符号１０を別紙采配のように補正す
る。 以北 第１図
Claims (1)
- 【特許請求の範囲】 （１１ソース電極、ゲート電極およびドレイン電極上の
一部に電解メッキ法により形成さ２１ ｆ、：厚メ↓ ツキ層を所望の形状に厚メツキプリクジ層で連続はんだ
付は用の電極とするフリップチップ展のＦＥＴの製造方
法において、前起厚メッキ層上匠はんだ材に対してバリ
ア効果をもつ導電材料で導通金属層を形成し、この導通
金属層を用いて電解メッキ法により前記厚メツキブリッ
ジ層を形成することを特徴とする電界効果トランジスタ
の製造方法。 （２）導通金属層は、多層構造ｔなし、最下層は厚メッ
キ層に対する接着性のよい材料からなること乞特徴とす
る特許請求の範囲第（１）項記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018547A JPS60161675A (ja) | 1984-02-02 | 1984-02-02 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018547A JPS60161675A (ja) | 1984-02-02 | 1984-02-02 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60161675A true JPS60161675A (ja) | 1985-08-23 |
Family
ID=11974652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018547A Pending JPS60161675A (ja) | 1984-02-02 | 1984-02-02 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238146A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体装置およびその製造方法 |
| US5677574A (en) * | 1995-04-12 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Airbridge wiring structure for MMIC |
| JP2012104647A (ja) * | 2010-11-10 | 2012-05-31 | Fujitsu Ltd | 配線基板の製造方法及び配線基板 |
-
1984
- 1984-02-02 JP JP59018547A patent/JPS60161675A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238146A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体装置およびその製造方法 |
| US5677574A (en) * | 1995-04-12 | 1997-10-14 | Mitsubishi Denki Kabushiki Kaisha | Airbridge wiring structure for MMIC |
| JP2012104647A (ja) * | 2010-11-10 | 2012-05-31 | Fujitsu Ltd | 配線基板の製造方法及び配線基板 |
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