JPH07183302A - 金属層の形成及びボンディング方法 - Google Patents

金属層の形成及びボンディング方法

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JPH07183302A
JPH07183302A JP22960994A JP22960994A JPH07183302A JP H07183302 A JPH07183302 A JP H07183302A JP 22960994 A JP22960994 A JP 22960994A JP 22960994 A JP22960994 A JP 22960994A JP H07183302 A JPH07183302 A JP H07183302A
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Raffaele Zambrano
ザンブラーノ ラファエレ
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Abstract

(57)【要約】 【目的】 ボンディング処理工程中に金属層の貫通等の
損傷が生じない金属層の形成及びボンディング方法を提
供する。 【構成】 本発明によるパワー半導体装置を製造するた
めの金属層の形成及びボンディング方法は、チイップの
全表面に亘って第１の金属層を堆積する工程と、前記第
１の金属層を選択エッチングしてすでに形成された素子
間の金属の相互接続ラインの所望のパターンを形成する
工程と、チイップの全表面に亘ってパッシベーティング
材料層を堆積する工程と、前記パッシベーティング材料
層を第１の金属層まで選択エッチングして第１の金属層
の露出した部分により構成されるボンディング領域を規
定する工程と、チイップの全表面に亘って前記第１の金
属層よりも厚い第２の金属層を堆積する工程と、前記第
２の金属層をパッシベーティング材料層まで選択エッチ
ングして、第２の金属層の前記ボンディング領域以外部
分を除去する工程と、前記第２の金属層の前記ボンディ
ング領域にボンディングワイヤを接続する工程とを具え
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパワー半導体装置を製造
するための金属層の形成及びボンディング方法に関する
ものである。
【０００２】
【従来の技術】数年来、パワー半導体装置の分野におい
て高速技術の開発が行われており、特にオン抵抗（Ｒ
DS(ON)）が低い値のパワーＭＯＳＦＥＴ及び複雑な機能
を行うと共により高い電力をスイッチングすることがで
きるパワー集積回路（ＰＩＣ）の開発が行われている。
【０００３】ＰＩＣは高いレベルの素子集積密度により
特徴付けられ、従って金属層は高い相互接続密度が要求
されると共に低い直列抵抗も必要とされる。これら２個
の要件は互いに相反するものであり、金属層の膜厚につ
いて適切な値を見い出す必要がある。金属層の膜厚は一
般的に薄く設定され、ボンディングワイヤを基体に接続
するため種々の素子が形成されている活性領域とは異な
る基体表面の専用の領域を確保する必要がある。これら
接続用の専用の領域では、ボンディングワイヤを接続す
る際金属層を貫通し下側に形成されている集積回路に損
傷を与えるおそれがあるからである。この結果、装置に
必要な領域が増大し、活性領域と接続領域との間の長い
接続ラインに起因する寄生抵抗が増大してしまう。
【０００４】
【発明が解決しようとする課題】パワーＭＯＳＦＥＴは
集積密度の問題についてあまり制約を受けないが、小さ
い直列抵抗を得るため全ての寄生抵抗をできるだけ減少
させることが極めて重要であり、このためリードワイヤ
は活性領域に直接接続されている。ボンディングワイヤ
が金属層を貫通するのを防止するため、金属層はより厚
くする必要があり、一般的には３μm 以上の厚さにされ
ている。金属層が厚くなる結果、製造上及び信頼性の両
方の点において問題が生じてしまう。すなわち、種々の
層が積層されることにより、段差が大きくなるに従って
ステップカバレッジ性能が悪化してしまう。
【０００５】ボンディング処理における損傷の発生を防
止するため、ボンディングワイヤの最大直径は一般に金
属層の膜厚により決定される。ボンディングワイヤの寄
生抵抗がＭＯＳＦＥＴのオン抵抗ＲDS(ON)に与える影響
を回避するため、小さい直径の２本又はそれ以上のワイ
ヤを並列に接続することが可能ではあるが、コストが増
大する不都合が生じてしまう。
【０００６】本発明の目的は、上述した欠点を解消した
パワー半導体装置の金属層の形成及びボンディングワイ
ヤの接続方法を提供することにある。
【０００７】
【課題を解決するための手段並びに作用】本発明による
金属層の形成及びボンディング方法は、(a) チイップの
全表面に亘って第１の金属層を堆積する工程と、(b) 前
記第１の金属層を選択エッチングしてすでに形成されて
いる素子間の金属の相互接続ラインの所望のパターンを
形成する工程と、(c) チイップの全表面に亘ってパッシ
ベーティング材料層を堆積する工程と、(d) 前記パッシ
ベーティング材料層を第１の金属層まで選択エッチング
して第１の金属層の露出した部分により構成されるボン
ディング領域を規定する工程と、(e) チイップの全表面
に亘って前記第１の金属層よりも厚い第２の金属層を堆
積する工程と、(f) 前記第２の金属層をパッシベーティ
ング材料層まで選択エッチングして、第２の金属層の前
記ボンディング領域以外部分を除去する工程と、(g) 前
記第２の金属層の前記ボンディング領域にボンディング
ワイヤを接続する工程とを具えることを特徴とする。
【０００８】第１の金属層の膜厚は要求される集積化の
程度により選択でき、ボンディングの要件により制約を
受けない。第２の金属層は一般的により厚くするが、第
１の金属層と同一の厚さとすることもできる。第２の金
属層の膜厚はボンディング工程中にボンディングワイヤ
による貫通を回避するのに十分な厚さとする。
【０００９】本発明では、メタライジング領域の厚さを
金属の相互接続ラインの厚さの少なくとも２倍以上とす
ることができるので、ＰＩＣチイップの集積化された素
子が形成されている半導体の活性領域に直接ボンディン
グすることができる。この結果、ボンディング用の専用
の領域が不要になり、活性領域から専用のボンディング
領域への相互接続ラインを用いる場合に生ずる全ての寄
生抵抗が除去されるので、チイップの表面積を一層小さ
くすることができる。
【００１０】パワーＭＯＳＦＥＴに関する限り、ボンデ
ィング領域のメタライジング領域の厚さは第１及び第２
の金属層の膜厚の和となるので、より大きい直径のボン
ディングワイヤを用いることができ、寄生抵抗値が小さ
くなり形成されている半導体装置のオン抵抗ＲDS(ON)を
大幅に増加させることはない。
【００１１】通常の単一の金属層によるメタライゼーシ
ョン処理に関し、第２の金属層の堆積及び規定する工程
（すなわち、工程(e) 及び(f) ）だけが必要になるにす
ぎない。
【００１２】以下図面に基いて本発明を詳細に説明す
る。図１を参照するに、ＮチャネルパワーＭＯＳＦＥＴ
は通常複数の素子セル１から作られ、これらセルはＮ形
半導体基板３上に成長した低不純物濃度のＮ形エピタキ
シャル層２によって構成される活性領域に形成される。
各セル１は高不純物濃度のＰ形半導体領域４を有し、こ
の半導体領域４の周囲にＰ形低不純物濃度の環状領域５
を形成する。さらに、各セル１は半導体領域４の内部か
らＰ形の環状領域５に向けて横方向に延在するＮ形の高
い不純物濃度の環状領域６を有する。Ｎ形の環状領域６
はセル１のソース領域を構成し、Ｐ形の環状領域５はチ
ャネル領域を構成する。ポリシリコン層７は各セル１の
ゲート電極を構成する。このポリシリコン層７は活性領
域においては薄いゲート酸化膜８により半導体表面から
分離され、これ以外の部分においてはより厚いフィール
ド酸化膜５０により半導体表面から分離する。
【００１３】ポリシリコン層７は例えば酸化シリコンや
リンシリケートガラスの誘電体層９で被覆され、この誘
電体層９にはコンタクト領域１０及び１１を形成して第
１の金属層１２をそれぞれポリシリコン層７及び各セル
１の対応する半導体の表面に接触させる。第１の金属層
１２は例えばアルミニウム−シリコン合金とすることが
できるが、Ａｌ−Ｓｉ−Ｃｕ又はＡｌ−Ｓｉ−Ｔｉのよ
うな別の合金を用いることもできる。
【００１４】第１の金属層１２は選択エッチングされ、
セル１間の相互接続ラインのパターンを画成する。
【００１５】第１の金属層１２は例えばリンシリケート
ガラスのようなパッシベーティング材料層１３により被
覆され、このパッシベーティング層１３をボンディング
区域１４及び１５に対応して選択的に除去して第２の金
属層１６を第１の金属層１２と接続させる。第２の金属
層１６は第１の金属層１２と同一の組成で厚さを一層厚
くしてワイヤ１７及び１８を接続する工程でセル１が損
傷を受けないようにする。
【００１６】ワイヤ１７はワイヤ１８よりも小径とす
る。この理由は、ワイヤ１７を流れる電流（ＭＯＳＦＥ
Ｔのゲート電流）がワイヤ１８を流れる電流（ＭＯＳＦ
ＥＴのソース電流）よりも一層小さいからである。
【００１７】本発明のプロセスに基いて図１のパワーＭ
ＯＳＦＥＴを製造する一連の工程を図４〜図７に示す。
尚、第１の金属層１２を堆積及び規定する全ての工程
（図４）は、全体として一般的であるため図示しないこ
とにする。
【００１８】パッシベーティング材料層１３をチイップ
の全表面に亘って堆積し（図５）、次に選択的にエッチ
ングして第１の金属層のパッシベーティング材料層で被
覆されていない部分１４及び１５を形成する（図６）。
【００１９】第２の金属層１６をチイップの全表面に亘
って堆積し、次にエッチングする（図７）。
【００２０】次に、ボンディングワイヤ１７及び１８を
接続して図１のパワーＭＯＳＦＥＴが完成する。半導体
の表面はすでにパッシベーティング材料層１３により保
護されているので、別のパッシベーティング層は不要で
ある。
【００２１】上述した実施例ではパワーＭＯＳＦＥＴの
装置について説明したが、本発明によるプロセスは例え
ばパワー集積回路（ＰＩＣ）のような別の電力装置を得
るために用いることもできる。
【００２２】図２は典型的なＰＩＣの断面を示す。Ｎ形
の高不純物濃度の埋込層２０をＰ形の低不純物濃度の基
板１９に形成し、この半導体基体上にＮ形の低不純物濃
度のエピタキシャル層２１を成長形成する。このエピタ
キシャル層２１は活性領域を構成し、この活性領域にパ
ワーＭＯＳＦＥＴの３個のセルのような種々の集積化素
子を形成する。
【００２３】エピタキシャル層２１にイオン注入するこ
とによりＰ形の高不純物濃度領域２３及びＮ形の高不純
物濃度領域２４を形成し、Ｐ形基板１９及び埋込層２０
に対する接点をそれぞれ形成する。
【００２４】単位セル２２はすでに説明した図１の単位
セル１と同一である。
【００２５】第１の金属層２５は選択性エッチングによ
り適切にパターニングされ、各セル２２のポリシリコン
ゲート７、Ｐ形領域２３及びＮ形領域２４と接触する。
第１の金属層２５上に形成された例えばリンシリケート
ガラスのようなパッシベーティング材料層２６をエッチ
ングして第１の金属層２５の露出部分２７及び２８を形
成する。これら露出部分２７及び２８はチイップのボン
ディング領域を構成する。チイップの全表面上に堆積し
た第２の金属層２９は、部分２７及び２８において下側
の第１の金属層２５と接触する。第２の金属層２９を選
択エッチングした後、ボンディング領域の対応する部分
においてワイヤ３０及び３１を第２の金属層２９にボン
ディングする。
【００２６】第１の金属層２５の厚さは要求される素子
集積密度により決定する。第２の金属層２９は、ワイヤ
３０及び３１のボンディング中に貫通しないように第１
の金属層２５よりも厚くし、活性領域上に直接ボンディ
ングを行なう。これにより、素子の集積密度が影響を受
けることはない。
【００２７】この結果、工程のプロセス順序を変更する
ことなく誘電体マスクのレイアウトを変更するだけでボ
ンディングの信頼性を改善することもできる。
【００２８】図３も同様に図１のパワーＭＯＳＦＥＴを
示す。図３のパワーＭＯＳＦＥＴと図１に示すＭＯＳＦ
ＥＴとの相異はパッシベーティング材料の２個のアイラ
ンド部３２が存在することである。このアイランド部３
２はパッシベーティング材料層１３のエッチング処理中
に（工程ｄ）図１のＭＯＳＦＥＴの製造に用いられるマ
スクのレイアウトと異なるレイアウトを有するマスクを
用いることにより形成される。このようなアイランド部
を形成することにより第２の金属層１６の表面が粗くな
るので、ボンディング工程中にボンディングワイヤ１８
と第２の金属層との間の摩擦が増大する。このように構
成することにより、ボンディングワイヤの結合力が改善
され、装置自体の信頼性も向上する。好適実施例におい
て、アイランド部３２はセル１の２次元アレイ全体に亘
って分布させることができ、またボンディングワイヤ１
８の直径に対応する距離だけ離間させることもできる。
【００２９】図３において、ボンディングワイヤ１７の
ためのボンディング領域１４にはパッシベーティング材
料のアイランド部は形成しない。この理由は、ボンディ
ングワイヤ１７はゲート電極に接続され、全てのセル１
のソースに接続されるワイヤ１８よりもより小さい電流
を流す必要があるためである。従って、ワイヤ１７は小
径であり、その第２の金属層１６の表面に対するボンデ
ィングはあまり重要ではない。
【００３０】本発明は、パワーＭＯＳＦＥＴ又はＰＩＣ
への適用だけに限定されず、絶縁ゲート形バイポーラト
ランジスタ（ＩＧＢＴ）のような別の電力半導体装置の
製造においても用いることができる。
【図面の簡単な説明】
【図１】本発明の方法により金属層の形成及びボンディ
ングが行なわれたパワーＭＯＳＦＥＴの構造を示す断面
図である。
【図２】本発明に基いて金属層の形成及びボンディング
が行なわれたパワー集積回路を示す断面図である。
【図３】金属層の形成及びボンディングが本発明の別の
実施例に基いて行なわれた図１のパワーＭＯＳＦＥＴを
示す断面図である。
【図４】図１のパワーＭＯＳＦＥＴの製造工程を示す断
面図である。
【図５】図１のパワーＭＯＳＦＥＴの製造工程を示す断
面図である。
【図６】図１のパワーＭＯＳＦＥＴの製造工程を示す断
面図である。
【図７】図１のパワーＭＯＳＦＥＴの製造工程を示す断
面図である。
【符号の説明】
１ セル ３ 基板 ４ 半導体領域 ５ Ｐ形環状領域 ６ Ｎ形環状領域 ７ ポリシリコン層 12，25 第１の金属層 13 パッシベーティング材料層 16，29 第２の金属層 17，18 ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｑ (72)発明者 ラファエレ ザンブラーノ イタリア国 カターニア 95037 サン ジョバンニ ラ プンタ ビア デュカ ダオスタ 43／ア

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 パワー半導体装置を製造するための金属
    層の形成及びボンディング方法において、(a) チイップ
    の全表面に亘って第１の金属層（１２，２５）を堆積す
    る工程と、(b) 前記第１の金属層（１２，２５）を選択
    エッチングしてすでに形成されている素子間の金属の相
    互接続ラインの所望のパターンを形成する工程と、(c)
    チイップの全表面に亘ってパッシベーティング材料層
    （１３）を堆積する工程と、(d) 前記パッシベーティン
    グ材料層（１３）を第１の金属層（１２，２５）まで選
    択エッチングして第１の金属層（１２，２５）の露出し
    た部分により構成されるボンディング領域（１４，１
    ５，２７，２８）を規定する工程と、(e) チイップの全
    表面に亘って前記第１の金属層よりも厚い第２の金属層
    （１６，２９）を堆積する工程と、(f) 前記第２の金属
    層（１６，２９）をパッシベーティング材料層（１３）
    まで選択エッチングして、第２の金属層の前記ボンディ
    ング領域（１４，１５，２７，２８）以外部分を除去す
    る工程と、(g) 前記第２の金属層（１６，２９）の前記
    ボンディング領域（１４，１５，２７，２８）にボンデ
    ィングワイヤ（１７，１８，３０，３１）を接続する工
    程とを具えることを特徴とする金属層の形成及びボンデ
    ィング方法。
  2. 【請求項２】 前記パワー半導体装置をパワーＭＯＳＦ
    ＥＴとしたことを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記パワー半導体装置をＰＩＣとしたこ
    とを特徴とする請求項１に記載の方法。
  4. 【請求項４】 前記パワー半導体装置をＩＧＢＴとした
    ことを特徴とする請求項１に記載の方法。
  5. 【請求項５】 前記工程(d) 中に、前記ボンディング領
    域（１５）の少なくとも１個にパッシベーティング材料
    のアイランド部（３２）を形成することを特徴とする請
    求項１に記載の方法。
  6. 【請求項６】 前記第１の金属層（１２，２５）及び第
    ２の金属層（１６，２９）の少なくとも１部をアルミニ
    ウムとシリコンの合金で構成したことを特徴とする請求
    項１から５までのいずれか１項に記載の方法。
  7. 【請求項７】 前記第１の金属層（１２，２５）及び第
    ２の金属層（１６，２９）の少なくとも一部をアルミニ
    ウム、シリコン及びチタニウムの合金で構成したことを
    特徴とする請求項１から５までのいずれか１項に記載の
    方法。
  8. 【請求項８】 前記第１の金属層（１２，２５）及び第
    ２の金属層（１６，２９）の少なくとも一部をアルミニ
    ウム、シリコン及び銅の合金で構成したことを特徴とす
    る方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294872A (ja) * 2005-07-05 2005-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2010153901A (ja) * 2002-11-26 2010-07-08 Freescale Semiconductor Inc ボンディングパッドを有する半導体装置及びその形成方法
US8294244B2 (en) 2009-08-27 2012-10-23 Mitsubishi Electric Corporation Semiconductor device having an enlarged emitter electrode

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879968A (en) * 1996-11-18 1999-03-09 International Rectifier Corporation Process for manufacture of a P-channel MOS gated device with base implant through the contact window
WO1999038204A1 (en) * 1998-01-23 1999-07-29 Rohm Co., Ltd. Damascene interconnection and semiconductor device
JPH11261010A (ja) * 1998-03-13 1999-09-24 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5942800A (en) * 1998-06-22 1999-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Stress buffered bond pad and method of making
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
US6165886A (en) * 1998-11-17 2000-12-26 Winbond Electronics Corp. Advanced IC bonding pad design for preventing stress induced passivation cracking and pad delimitation through stress bumper pattern and dielectric pin-on effect
JP3398609B2 (ja) * 1998-11-30 2003-04-21 シャープ株式会社 半導体装置
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
DE19908188A1 (de) * 1999-02-25 2000-09-07 Siemens Ag Verfahren zum Herstellen einer integrierten elektronischen Schaltung und integrierte elektronische Schaltung
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
JP2001007149A (ja) * 1999-06-24 2001-01-12 Nec Corp 高出力半導体装置
DE19940825A1 (de) * 1999-08-27 2001-04-05 Infineon Technologies Ag Kondensatorstruktur
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
JP2002164437A (ja) * 2000-07-27 2002-06-07 Texas Instruments Inc ボンディングおよび電流配分を分散したパワー集積回路および方法
US7855342B2 (en) 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US6580107B2 (en) * 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
KR100403619B1 (ko) * 2001-02-21 2003-10-30 삼성전자주식회사 열적/기계적 스트레스에 저항성이 강한 반도체 소자의 본드패드 및 그 형성방법
EP1306898A1 (en) * 2001-10-29 2003-05-02 Dialog Semiconductor GmbH Sub-milliohm on-chip interconnection
DE10200932A1 (de) * 2002-01-12 2003-07-24 Philips Intellectual Property Diskretes Halbleiterbauelement
DE10245867A1 (de) * 2002-09-30 2004-04-15 Siced Electronics Development Gmbh & Co. Kg Leistungs-Halbleiterbauelement mit verbesserten Anschlusskontakten und Verfahren zu dessen Herstellung
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법
US7453158B2 (en) * 2003-07-31 2008-11-18 Nvidia Corporation Pad over active circuit system and method with meshed support structure
US7495343B1 (en) 2003-07-31 2009-02-24 Nvidia Corporation Pad over active circuit system and method with frame support structure
US7170181B2 (en) * 2003-11-19 2007-01-30 International Business Machines Corporation Optimum padset for wire bonding RF technologies with high-Q inductors
US7850520B2 (en) * 2005-04-26 2010-12-14 Konami Australia Pty. Ltd. Gaming machine with multiple reel matrix
US8471390B2 (en) * 2006-05-12 2013-06-25 Vishay-Siliconix Power MOSFET contact metallization
CN101443889B (zh) * 2006-05-12 2012-08-29 维西埃-硅化物公司 功率金属氧化物半导体场效应晶体管触点金属化
EP2092561B1 (en) * 2006-11-13 2013-04-10 Nxp B.V. Bond pad structure and method for producing same
JP5192163B2 (ja) * 2007-03-23 2013-05-08 住友電工デバイス・イノベーション株式会社 半導体装置
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8610274B2 (en) * 2010-09-14 2013-12-17 Infineon Technologies Ag Die structure, die arrangement and method of processing a die
JP6221074B2 (ja) 2013-03-22 2017-11-01 パナソニックＩｐマネジメント株式会社 半導体装置
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
JP6746978B2 (ja) * 2016-03-15 2020-08-26 富士電機株式会社 半導体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4017886A (en) * 1972-10-18 1977-04-12 Hitachi, Ltd. Discrete semiconductor device having polymer resin as insulator and method for making the same
JPS5740943A (en) * 1980-08-22 1982-03-06 Mitsubishi Electric Corp Semiconductror device
JPS5740942A (en) * 1980-08-22 1982-03-06 Mitsubishi Electric Corp Semiconductor device
WO1982001102A1 (en) * 1980-09-15 1982-04-01 Mulholland W Integrated circuit power distribution network
JPS58199533A (ja) * 1982-05-17 1983-11-19 Hitachi Ltd 半導体装置
JPS5935437A (ja) * 1982-08-24 1984-02-27 Nec Corp 半導体装置
US4878099A (en) * 1982-12-08 1989-10-31 International Rectifier Corporation Metallizing system for semiconductor wafers
US4965173A (en) * 1982-12-08 1990-10-23 International Rectifier Corporation Metallizing process and structure for semiconductor devices
JPS59213145A (ja) * 1983-05-18 1984-12-03 Toshiba Corp 半導体装置及びその製造方法
US4663820A (en) * 1984-06-11 1987-05-12 International Rectifier Corporation Metallizing process for semiconductor devices
US4606998A (en) * 1985-04-30 1986-08-19 International Business Machines Corporation Barrierless high-temperature lift-off process
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
JPS63202031A (ja) * 1987-02-17 1988-08-22 Mitsubishi Electric Corp 半導体装置
JPS63250142A (ja) * 1987-04-06 1988-10-18 Nec Corp 半導体装置
JPS63283040A (ja) * 1987-05-15 1988-11-18 Toshiba Corp 半導体装置
JPH077764B2 (ja) * 1988-01-06 1995-01-30 日本電気株式会社 アクティブ配線素子とその素子を用いたアクティブ配線方式及びアクティブ配線素子の製造方法
EP0339871A3 (en) * 1988-04-29 1990-12-27 Advanced Micro Devices, Inc. Corrosion tolerant bonding pad and method of fabricating same
JPH0274040A (ja) * 1988-09-09 1990-03-14 Matsushita Electron Corp 半導体装置
JPH0324731A (ja) * 1989-06-22 1991-02-01 Toshiba Corp 半導体装置
JPH0383335A (ja) * 1989-08-28 1991-04-09 Hitachi Ltd エッチング方法
JPH0462855A (ja) * 1990-06-25 1992-02-27 Matsushita Electron Corp 半導体装置およびその製造方法
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
JPH04196552A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JP2944840B2 (ja) * 1993-03-12 1999-09-06 株式会社日立製作所 電力用半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010153901A (ja) * 2002-11-26 2010-07-08 Freescale Semiconductor Inc ボンディングパッドを有する半導体装置及びその形成方法
JP2005294872A (ja) * 2005-07-05 2005-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
US8294244B2 (en) 2009-08-27 2012-10-23 Mitsubishi Electric Corporation Semiconductor device having an enlarged emitter electrode

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DE69330603D1 (de) 2001-09-20

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