JPH01238161A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH01238161A
JPH01238161A JP63066212A JP6621288A JPH01238161A JP H01238161 A JPH01238161 A JP H01238161A JP 63066212 A JP63066212 A JP 63066212A JP 6621288 A JP6621288 A JP 6621288A JP H01238161 A JPH01238161 A JP H01238161A
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collector
emitter
base
electrode
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JP63066212A
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Yuji Awano
祐二 粟野
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Fujitsu Ltd
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Fujitsu Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D10/821—Vertical heterojunction BJTs
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D10/821—Vertical heterojunction BJTs
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    • H10D48/362—Unipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions, e.g. hot electron transistors [HET], metal base transistors [MBT], resonant tunnelling transistors [RTT], bulk barrier transistors [BBT], planar doped barrier transistors [PDBT] or charge injection transistors [CHINT]

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置、特に化合物半導体を用いた縦構造トランジ
スタの構造と製造方法に関し。
機能領域を必要最小限に構成する方法を提供して、寄生
容量やベース抵抗を低減し、素子の高速化をはかること
を目的とし。
基板上に順に積層されたコレクタ層、コレクタバリア層
、ベース層、エミッタ層を含み、該エミッタ層は該ベー
ス層より面積が小さく、該コレクタバリア層は該コレク
タ層及び該ベース層の側部より張り出した庇を持ち、該
庇上に該ベース層の一部上面及び側面に接して形成され
たベース電極と、該エミッタ層上にエミッタ電極と、該
コレクタ層が該庇の外側まで延長された領域にコレクタ
電極とを有するように構成する。
〔産業上の利用分野〕
本発明は半導体装置、特に化合物半導体を用いた縦構造
トランジスタ及び製造方法に関する。
ＧａＡｓ系ｍ−ｖ族化合物半導体を用いた縦構造トラン
ジスタとして、既にＨＢＴ　（Ｉｌｅｔｒｏｊｕｎｃｔ
ｉｏｎ　Ｂｉ−ｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、
　ＢＥＴ　（Ｈｏｔｅｔｅｃｔｒｏｎ　Ｔｒａｎｓｉｓ
−ｔｏｒ）＋　ＢＥＴ　（Ｂａｌｌｉｓｔｉｃ　ｔ！１
ｅｃｔｒｏｎ　Ｔｒａｎｓｉｓｔｏｒ）。
ＲＨＥＴ　（Ｒｅｓｏｎａｎｔ　Ｔｕｎｎｅｌｌｔｎｇ
　Ｈｏｔｅｌｅｃｔｒｏｎ　Ｔｒａｎｓ−ｉｓｔｏｒ）
、　ＲＢＴ　（Ｒｅｓｏｎａｎｔ　Ｔｕｎｎｅｌｌｉｎ
ｇ　Ｂｉｐｏｌａｒ　Ｔｒ−ａｎｓ　ｉｓ　ｔｏｒ）等
が発表され、デバイスの高速化に対応してその実用化が
急がれている。
〔従来の技術〕
上記新規のデバイスは、在来のＳｔデバイスに比し、ま
だプロセス技術が未成熟で最適構造が得られていない。
例えば、Ｓｉバイポーラトランジスタでは、　５ＳＴ（
Ｓｕｐｅｒ　Ｓｅｌｆ−ａｌｉｇｎ　Ｔｅｃｈｎｏｌｏ
ｇｙ）や、　５ｒｃｏｓ（Ｓｉｄｅ　Ｗａｌｌ　Ｂａ５
ｅ　Ｃｏｎｔａｃｔ　５ｔｒｕｃｔｕｒｅ）と呼ばれる
構造及びプロセスが発明されており、寄生容量やその他
の、特性の劣化を引き起こす因子がかなりの程度改善さ
れているが、化合物半導体を用いた縦構造トランジスタ
については未だ改善されていないのが実情である。
化合物半導体を用いた縦構造トランジスタについて、こ
こではＨＥＴを例にとり説明する。
第３図は従来例を説明するＧａＡｓ　ＨＩ！Ｔの断面図
である。
図において、１はＧａＡｓ基板、２はｎ”−ＧａＡｓコ
レクタコンタクト層、３はｎ−ＧａＡｓコレクタ層。
４はへ１ＧａＡｓコレクタバリア層、５はｎ−ＧａＡｓ
ベース層、６はＡｌＧａＡｓエミッタバリア層、７はｎ
−ＧａＡｓエミッタ層、８はｎ”−ＧａＡｓエミッタコ
ンタクト層、９はＳｉｎ、絶縁層、Ｅはエミッタ電極。
Ｂはベース電極、Ｃはコレクタ電極である。
この構造では、ベース電極引き出しのために。
ｎ−ＧａＡｓベースＮ５とＡｌＧａＡｓコレクタバリア
層４は広い面積で接合しており、ベースコレクタ間容量
Ｃ１１ｃは大きく、又ベース電極は薄いベース層で外側
まで引き出されてその上に形成されているためにベース
抵抗Ｒ３も高い。
〔発明が解決しようとする課題〕
従来の化合物半導体を用いた縦構造トランジスタはその
構造及び製造プロセスが成熟していないため、寄生容量
やベース抵抗が大きい。
本発明はトランジスタ作用に与かる機能領域を必要最小
限に構成する構造と製造方法を提供して。
寄生容量やベース抵抗を低減し、素子の高速化をはかる
ことを目的とする。
〔課題を解決するための手段〕 上記課題の解決は、基板上に順に積層されたコレクタ層
、コレクタバリア層、ベース層、エミッタ層を含み、該
エミッタ層は該ベース層より面積が小さく、該コレクタ
バリア層は該コレクタ層及び該ベース層の側部より張り
出した庇を持ち、該庇上に該ベース層の一部上面及び側
面に接して形成されたベース電極と、該エミッタ層上に
エミッタ電極と、該コレクタ層が該庇の外側に延長され
た領域にコレクタ電極とを有する半導体装置。
或いは、基板上に、少なくともコレクタ層、コレクタバ
リア層、ベース層、エミッタ層を順次成長し、該コレク
タバリア層上のベース形成領域上に該ベース層及び該エ
ミッタ層が積層されてなる突起を形成する工程と、該突
起より離れてその周囲に略平行に、該コレクタバリア層
を開口する工程と、該開口部より、エツチングレートが
該コレクタバリア層より該コレクタ層の方が大きいエツ
チング方法を用いて、コレクタ層を選択的にエツチング
して、該突起の側部より張り出して該コレクタバリア層
からなる庇を形成する工程と、該突起上のエミッタ形成
領域にレジストパターンを形成し、該レジストパターン
をマスクにして該エミッタ形成領域外の該エミッタ層を
エツチング除去する工程と、該レジストパターンを覆っ
て該基板上に導電層を被着し、この際、該突起に接して
該コレクタバリア層上に被着した該導電層をベース電極
、該開口部直下の該コレクタ層上に被着した該導電層を
コレクタ電極とし、該レジストパターンを除去すると同
時に該レジストパターン上の該導電層をリフトオフする
工程と、該エミッタ層上にエミッタ電極を形成する工程
とを有する半導体装置の製造方法により達成される。
〔作用〕
本発明は９選択エツチングによりコレクタバリア層の庇
を機能領域の側面に形成し、ベース層とコレクタ層を機
能に与かる真性領域のみに限定して形成することにより
寄生容量を低減し、この庇上にエミッタに自己整合して
少なくともベース層の側面を含んだ領域よりベース電極
を引き出してベース抵抗を下げるようにしたものである
。
〔実施例〕
第１図（１）〜（５）は本発明の一実施例を説明するＧ
ａＡｓ　１１８↑の断面図である。
図を用いて、実施例の製造方法と構造を工程順に説明す
る。
第１図（１）において、　ＧａＡｓ基板１上に２例えば
分子線エピタキシ（ＭＢＩＩり法、又は有機金属化学気
相成長（ＭＯＣＶＤ）法により、　　ｎ−ＧａＡｓコレ
クタ層３゜Ａｌｏ、　ｘＧａｏ、　？ＡＳコレクタバリ
ア層４　、　ｎ−ＧａＡｓベース層５　＋　Ａｌｏ、　
１Ｇａｏ、　７Ａｓ工ミツタバリア層６゜ｎ−ＧａＡｓ
エミッタ層７を順次成長する。
各層の諸元は次の通りである。
図番　　　層　　Ｆ−バント　Ｆ−ブ量　　　厚さ（ｃ
ｍ−″）　　　（人） ７　　　ｎ−ＧａＡｓ　　　Ｓｉ　　　５Ｘ１０１１′
　５０００６　　＾ｌＧａＡｓ　　　−−２０００５ｎ
−ＧａＡｓ　　　Ｓｉ　　　ｌＸｌ０”　　　５００４
　　　ＡｌＧａＡｓ　　　−−１５００３ｎ−ＧａＡｓ
　　　Ｓｉ　　　５Ｘ１０”　　１００００第１図（２
）において、基板上でベース形成領域にレジストパター
ン１０を形成し、これをマスクにしてｎ−ＧａＡｓエミ
ッタ層７．へｌＧａＡｓエミ・ツタバリア層６　＋　　
ｎ−ＧａＡｓベースＮ５をエツチングして。
ＡｌＧａＡｓコレクタバリア層４上にこれらの層が積層
されてなる突起を形成する。
エツチングはＧａＡｓに対しては、　ＣＣ１ｚＦ４／Ｈ
ｅによるドライエツチングを、　ＡｌＧａＡｓに対して
はＮＨ，０Ｈ−Ｈ，Ｏ□−ＨｚＯによるウェットエツチ
ングを用いる。
次に、レジストパターン１０を剥離する。
第１図（３）において、基板全面にレジストを被着し、
前記突起より離れてその周囲に平行に開口部を持つレジ
ストパターン１１を形成する。
レジストパターン１１をマスクにして、まず、前記エッ
チャントを用いた選択性ウェットエツチングにより、　
ＡｌＧａＡｓコレクタバリ７層４を開口し。
その後前記ドライエツチングによりＧａＡｓコレクタＮ
３を選択的にエツチングする。
この場合、　ＡｌＧａＡｓコレクタバリ７層４はエツチ
ング速度が小さいため、ベース電極形成用の庇として張
り出して残る。
第１図（４）において、ベース及びコレクタ電極形成用
のレジストパターン１２をｎ−ＧａＡｓエミンタ層７上
のエミッタ形成領域と開口部の外側に形成する。
レジストパターン１２をマスクにして、前記選択性ドラ
イエツチングによりｎ−ＧａＡｓエミッタ層７をエツチ
ングし、エミッタ形成領域にのみｎ−ＧａＡｓエミッタ
層７を残す。
この際＋　ＡｌＧａＡｓコレクタバリアＮ４の庇はエツ
チングされない。
その後、基板全面にベース及びコレクタ電極として厚さ
２００／２０００人のＡｕＧｅ／Ａｕ　Ｊｉ１３を蒸着
し、レジストパターン１２を剥離して、この上に被着さ
れた部分のＡｕＧｅ／Ａｕ層をリフトオフし９合金化熱
処理を行ってベース電極Ｂ、コレクタ電極Ｃを形成する
。
第１図（５）において１図示しないが第１図（４）と同
様にして、エミッタ電極形成領域が開口されたレジスト
パターンを形成し、エミッタ電極として厚さ２００／２
０００人のＡｕＧｅ／八Ｕ層１へを蒸着し、レジストパ
ターンを剥離して、この上に被着された部分のＡｕＧｅ
／Ａｕ層をリフトオフし２合金化熱処理を行ってエミッ
タ電極Ｅを形成する。
第２図（１１〜（３）は実施例の平面図である。
ベース及びコレクタ電極が、エミッタ電極の周囲にある
場合を第２図（１）に、エミッタ電極の両側にある場合
を第２図（２）に、エミッタ電極の片側にある場合を第
２図（３）に示す。
ベース及びエミッタ電極との接続用の配線はブリフジ、
または層間絶縁層を介して行うことができる。
以上の構造では、ベース電極はエミッタに自己整合で形
成されているため、ベース抵抗Ｒ８は小さくなり、ベー
スコレクタ接合面積が縮小されて。
ベースコレクタ間容ｉｔｃ＋＋ｃは次式の関係により低
減される。
ＣＩＩＣ＝＝εＯεＩＳ露Ｃ／ｄ。
ここに、ε。は真空誘電率、ε、は比誘電率。
Ｓａｃはベースコレクタ接合面積、ｄは接合厚さである
。
また、ベースコレクタ接合周辺はエアーとなり。
寄生容量は低減される。
比誘電率ε、の値は、エアーで１．５ｉＯｚで３゜Ｇａ
Ａｓで１３．１である。
上記の構造では、コレクタ層とエミッタ層のドナー濃度
が高いため、従来例の第３図に示されたコレクタコンタ
クト層とエミッタコンタクト層が省略されている。
実施例では、　ＨＥＴについて説明したが、　ＲＨＥＴ
の場合はエミッタバリア層の代わりに、共鳴トンネルバ
リア、例えばＡｌＧａＡｓ／ＧａＡｓ／ＡｌＧａＡｓ層
と置き換えるだけで発明の要旨は変わらない。
また、　ＢＥＴの場合はｎ−ＧａＡｓエミッタ層の代わ
りに、　ｎ−ＡｌＧａＡｓエミッタ層と置き換えるだけ
で発明の要旨は変わらない。
また、実施例ではＧａＡｓデバイスについて説明したが
、　ＩｎＰ基板上に形成したＩｎＧａＡｓ／ＩｎＡＩ（
Ｇａ）Ａｓ系デバイスについても、　ＩｎＧａＡｓ及び
ＩｎＡＩ（Ｇａ）八Ｓの間で相互に選択性を持たせたエ
ツチング法を適用すれば本発明は適用できる。
例えば、　ＩｎＧａＡｓコレクタ層に対しては、Ｃ１□
を用いたドライエツチング法による。
ＩｎＡ　Ｉ　（Ｇａ）　Ａｓコレクタバリア層に対して
は。
ＨＦ＋Ｈ，Ｏ□＋ＨｚＯを用いたウェットエツチング法
による。
実施例においては、上部電極をエミッタ、下部電極をコ
レクタとしたが、それぞれの役割を逆転させて、上部電
極をコレクタ、下部電極をエミッタとした構造について
も本発明は同様の効果を有する。
〔発明の効果〕
以上説明したように本発明によれば、化合物半扉体を用
いた縦構造トランジスタにおいて４機能領域を必要最小
限に構成する構造及び製造方法が得られて、寄生容量や
ベース抵抗を低減し、素子の高速化をはかることができ
る。
【図面の簡単な説明】
第１図（１）〜（５）は本発明の一実施例を説明するＧ
ａＡｓ　ＩＩＥＴの断面図。 第２図（１）〜（３）は実施例の平面図。 第３図は従来例を説明するＧａＡｓ　Ｉｔ！Ｔの断面図
である。 図において。 １はＧａＡｓ基板。 ３はｎ−ＧａＡｓコレクタ層。 ４はＡｌｏ、　：＋Ｇａｏ、　＝Ａｓコレクタバリア層
。 ５はｎ−ＧａＡｓベース層。 ６はＡｌｏ、　３Ｇａ６．７Ａｓ工ミツタバリア層。 ７はｎ−ＧａＡｓエミッタ層。 ９は絶縁層。 １０、１１．１２はレジストパターン。 １３、１４はＡｕＧｅ／Ａｕ層。 Ｅ、　Ｂ、　Ｃはエミッタ、ベース、コレクタ電極ｌミ
方右ヒイダ・１　の断−１ｆＴＪ 第１　圀 其胴にイ列　の　４乙面し町 界２固

Claims (2)

    【特許請求の範囲】
  1. （１）基板上に順に積層されたコレクタ層、コレクタバ
    リア層、ベース層、エミッタ層を含み、該エミッタ層は
    該ベース層より面積が小さく、該コレクタバリア層は該
    コレクタ層及び該ベース層の側部より張り出した庇を持
    ち、 該庇上に該ベース層の一部上面及び側面に接して形成さ
    れたベース電極と、 該エミッタ層上にエミッタ電極と、 該コレクタ層が該庇の外側まで延長された領域にコレク
    タ電極とを有することを特徴とする半導体装置。
  2. （２）基板上に、少なくともコレクタ層、コレクタバリ
    ア層、ベース層、エミッタ層を順次成長し、該コレクタ
    バリア層上のベース形成領域上に該ベース層及び該エミ
    ッタ層が積層されてなる突起を形成する工程と、 該突起より離れてその周囲に略平行に、該コレクタバリ
    ア層を開口する工程と、 該開口部より、エッチングレートが該コレクタバリア層
    より該コレクタ層の方が大きいエッチング方法を用いて
    、コレクタ層を選択的にエッチングして、該突起の側部
    より張り出して該コレクタバリア層からなる庇を形成す
    る工程と、 該突起上のエミッタ形成領域にレジストパターンを形成
    し、該レジストパターンをマスクにして該エミッタ形成
    領域外の該エミッタ層をエッチング除去する工程と、 該レジストパターンを覆って該基板上に導電層を被着し
    、この際、該突起に接して該コレクタバリア層上に被着
    した該導電層をベース電極、該開口部直下の該コレクタ
    層上に被着した該導電層をコレクタ電極とし、該レジス
    トパターンを除去すると同時に該レジストパターン上の
    該導電層をリフトオフする工程と、 該エミッタ層上にエミッタ電極を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
JP63066212A 1988-03-18 1988-03-18 半導体装置及びその製造方法 Pending JPH01238161A (ja)

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US07/323,978 US4967252A (en) 1988-03-18 1989-03-15 Compound semiconductor bipolar device with side wall contact
US07/571,457 US5024958A (en) 1988-03-18 1990-10-25 Compound semiconductor device and a manufacturing method thereof

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349090A (ja) * 1999-06-08 2000-12-15 Murata Mfg Co Ltd バイポーラトランジスタ、およびその製造方法
WO2020245907A1 (ja) * 2019-06-04 2020-12-10 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160994A (en) * 1990-02-19 1992-11-03 Nec Corporation Heterojunction bipolar transistor with improved base layer
JP3093774B2 (ja) * 1990-04-02 2000-10-03 住友電気工業株式会社 電極構造
DE69128123T2 (de) * 1990-08-31 1998-03-05 Texas Instruments Inc Verfahren zum Herstellen selbst-ausrichtender bipolarer Transistoren mit Heteroübergang
US5134454A (en) * 1990-09-26 1992-07-28 Purdue Research Foundation Self-aligned integrated circuit bipolar transistor having monocrystalline contacts
US5132764A (en) * 1991-03-21 1992-07-21 Texas Instruments Incorporated Multilayer base heterojunction bipolar transistor
US5272095A (en) * 1992-03-18 1993-12-21 Research Triangle Institute Method of manufacturing heterojunction transistors with self-aligned metal contacts
US5318916A (en) * 1992-07-31 1994-06-07 Research Triangle Institute Symmetric self-aligned processing
US5298438A (en) * 1992-08-31 1994-03-29 Texas Instruments Incorporated Method of reducing extrinsic base-collector capacitance in bipolar transistors
US5242843A (en) * 1992-10-28 1993-09-07 Allied-Signal Inc. Method for making a heterojunction bipolar transistor with improved high frequency response
US5434091A (en) * 1992-10-30 1995-07-18 Texas Instruments Incorporated Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain
US5700701A (en) * 1992-10-30 1997-12-23 Texas Instruments Incorporated Method for reducing junction capacitance and increasing current gain in collector-up bipolar transistors
US5365089A (en) * 1992-12-23 1994-11-15 International Business Machines Corporation Double heterojunction bipolar transistor and the method of manufacture therefor
JPH06333883A (ja) * 1993-03-26 1994-12-02 Mitsubishi Electric Corp 化合物半導体の選択ドライエッチング方法，および半導体装置の製造方法
US5702958A (en) * 1994-08-09 1997-12-30 Texas Instruments Incorporated Method for the fabrication of bipolar transistors
US5445976A (en) * 1994-08-09 1995-08-29 Texas Instruments Incorporated Method for producing bipolar transistor having reduced base-collector capacitance
US5485025A (en) * 1994-12-02 1996-01-16 Texas Instruments Incorporated Depleted extrinsic emitter of collector-up heterojunction bipolar transistor
US5665614A (en) * 1995-06-06 1997-09-09 Hughes Electronics Method for making fully self-aligned submicron heterojunction bipolar transistor
DE19718624A1 (de) * 1997-05-02 1998-11-05 Daimler Benz Ag Heterobipolartransistor mit Mehrschicht-Emitterstruktur
FR2805081B1 (fr) * 2000-02-14 2002-10-11 Cit Alcatel Procede de fabrication de transistor bipolaire a double heterojonction sur materiau iii-v
US6406965B1 (en) * 2001-04-19 2002-06-18 Trw Inc. Method of fabricating HBT devices
WO2009058580A1 (en) * 2007-10-31 2009-05-07 Bae Systems Information And Electronic Systems Integration Inc. High-injection heterojunction bipolar transistor
US9312370B2 (en) * 2014-06-10 2016-04-12 Globalfoundries Inc. Bipolar transistor with extrinsic base region and methods of fabrication

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617724A (en) * 1983-06-30 1986-10-21 Fujitsu Limited Process for fabricating heterojunction bipolar transistor with low base resistance
JPS6158268A (ja) * 1984-08-30 1986-03-25 Fujitsu Ltd 高速半導体装置
JPS61107758A (ja) * 1984-10-31 1986-05-26 Fujitsu Ltd ＧａＡｓ集積回路及びその製造方法
US4593457A (en) * 1984-12-17 1986-06-10 Motorola, Inc. Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact
JPS61147571A (ja) * 1984-12-21 1986-07-05 Toshiba Corp ヘテロ接合バイポ−ラトランジスタの製造方法
JPS61154071A (ja) * 1984-12-26 1986-07-12 Fujitsu Ltd 高速半導体装置
IT1184161B (it) * 1985-03-14 1987-10-22 Franco Conti Derivati del chitosano costituiti da complessi di coordinazione con ioni ferrosi
JPS61210679A (ja) * 1985-03-15 1986-09-18 Sony Corp 半導体装置
JPS61296765A (ja) * 1985-06-26 1986-12-27 Fujitsu Ltd ホツト・エレクトロン・トランジスタ
JPS625660A (ja) * 1985-07-02 1987-01-12 Matsushita Electric Ind Co Ltd ヘテロ接合バイポ−ラトランジスタおよびその製造方法
JPS625658A (ja) * 1985-07-02 1987-01-12 Matsushita Electric Ind Co Ltd ヘテロ接合バイポ−ラトランジスタおよびその製造方法
JPS625659A (ja) * 1985-07-02 1987-01-12 Matsushita Electric Ind Co Ltd ヘテロ接合バイポ−ラトランジスタおよびその製造方法
JPS6285465A (ja) * 1985-10-09 1987-04-18 Fujitsu Ltd ヘテロ接合バイポ−ラ半導体装置
FR2593966B1 (fr) * 1986-02-04 1988-09-09 Ankri David Structure semi-conductrice monolithique d'un transistor bipolaire a heterojonction et d'un laser
JPH0797589B2 (ja) * 1986-06-26 1995-10-18 ソニー株式会社 ヘテロ接合型バイポ−ラトランジスタの製造方法
JPS6348859A (ja) * 1986-08-19 1988-03-01 Toshiba Corp ヘテロ接合バイポ−ラトランジスタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349090A (ja) * 1999-06-08 2000-12-15 Murata Mfg Co Ltd バイポーラトランジスタ、およびその製造方法
WO2020245907A1 (ja) * 2019-06-04 2020-12-10 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法

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US4967252A (en) 1990-10-30

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