JPH01238171A - ゲート絶縁型バイポーラトランジスタ - Google Patents
ゲート絶縁型バイポーラトランジスタInfo
- Publication number
- JPH01238171A JPH01238171A JP63065424A JP6542488A JPH01238171A JP H01238171 A JPH01238171 A JP H01238171A JP 63065424 A JP63065424 A JP 63065424A JP 6542488 A JP6542488 A JP 6542488A JP H01238171 A JPH01238171 A JP H01238171A
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- JP
- Japan
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- drain region
- source
- conductivity type
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタとそれにベース電流
を供給するＭＯ３電界効果トランジスタ（以下ＭＯ３Ｆ
ＥＴ）とが同−半導体素体内に形成されるゲート絶縁型
バイポーラトランジスタ（以下ＩＧＢＴ）に関する。
を供給するＭＯ３電界効果トランジスタ（以下ＭＯ３Ｆ
ＥＴ）とが同−半導体素体内に形成されるゲート絶縁型
バイポーラトランジスタ（以下ＩＧＢＴ）に関する。
近年、半導体素子分野において、ＰＮ接合を中心にした
バイポーラ形が主体であったが、ＭＯ３技術の向上によ
り電界効果形が多（使用されるようになった。特に電力
用トランジスタ分野において、従来のバイポーラトラン
ジスタに代わりＭＯＳＦＥＴが多用されつつある。しか
し高耐圧用分野ではＭＯＳＦＥＴは導通状態での電圧降
下が大きいことから、使用することが問題であった。こ
の問題に対して、構造上は縦型ＭＯＳ Ｆ ＥＴのドレ
イン領域にドレイン領域と反対の導電形を有する領域を
形成したＩ ＧＢＴが開発された。ＩＧＢＴは、第２図
に示すように基板ｌの上に高不純物濃度のＮ゛層２１を
介して低不純物濃度のＮ−層・２を形成し、このＮ−層
２の表面部に選択的に２層３を、さらにこの表面部に選
択的にソース領域Ｎ０層４を形成し、２層３のＮ−層２
とＮ０層４で挟まれた表面令！！域をチャネル形成領域
として、この上にゲート酸化膜５を介してゲート電極６
を形成する。そして、２層３のゲート電極６より遠い側
に形成された深いＰ゛層３１とＮ′″層４にまたがって
ソース電極７を、またＰ゛層１ドレインを橿８を接触さ
せたものである。ゲート電極６の上は窒化膜５１で覆わ
れている。このＩ ＧＢＴにおいては、導通状態におい
て、Ｐ“層１からドレイン領域２にキャリアの注入を起
こさせることにより、ドレイン領域２の伝導度変調を起
こさせて電圧降下を小さくする。
バイポーラ形が主体であったが、ＭＯ３技術の向上によ
り電界効果形が多（使用されるようになった。特に電力
用トランジスタ分野において、従来のバイポーラトラン
ジスタに代わりＭＯＳＦＥＴが多用されつつある。しか
し高耐圧用分野ではＭＯＳＦＥＴは導通状態での電圧降
下が大きいことから、使用することが問題であった。こ
の問題に対して、構造上は縦型ＭＯＳ Ｆ ＥＴのドレ
イン領域にドレイン領域と反対の導電形を有する領域を
形成したＩ ＧＢＴが開発された。ＩＧＢＴは、第２図
に示すように基板ｌの上に高不純物濃度のＮ゛層２１を
介して低不純物濃度のＮ−層・２を形成し、このＮ−層
２の表面部に選択的に２層３を、さらにこの表面部に選
択的にソース領域Ｎ０層４を形成し、２層３のＮ−層２
とＮ０層４で挟まれた表面令！！域をチャネル形成領域
として、この上にゲート酸化膜５を介してゲート電極６
を形成する。そして、２層３のゲート電極６より遠い側
に形成された深いＰ゛層３１とＮ′″層４にまたがって
ソース電極７を、またＰ゛層１ドレインを橿８を接触さ
せたものである。ゲート電極６の上は窒化膜５１で覆わ
れている。このＩ ＧＢＴにおいては、導通状態におい
て、Ｐ“層１からドレイン領域２にキャリアの注入を起
こさせることにより、ドレイン領域２の伝導度変調を起
こさせて電圧降下を小さくする。
しかし、注入キャリア層１からの注入キャリアが多くな
ると、ソース領域Ｎ４層４の下のチャネル層３に破線１
１で示すこの注入キャリアが到達して、Ｎ“層４の下を
流れソース電極７に到達するが、Ｎ°層４の下の２層３
の横方向抵抗と、到達したキャリア （正孔）ならびに
２層３およびＮ−層２で熱発生した正札による電流との
積によりＮ０層４の下に横方向の電位差が生じ、この電
位差がＮ０層４と２層３の間の拡散電位を超えると、ソ
ース層のＮ゛層４らキャリア （電子）の注入が起こり
、Ｎ′″層４，２層３．Ｎ〜層２およびＰ゛層１らなる
サイリスタがゲート電極６に関係なく導通するラッチン
グ効果を起こし、トランジスタ効果を失うことになる。
ると、ソース領域Ｎ４層４の下のチャネル層３に破線１
１で示すこの注入キャリアが到達して、Ｎ“層４の下を
流れソース電極７に到達するが、Ｎ°層４の下の２層３
の横方向抵抗と、到達したキャリア （正孔）ならびに
２層３およびＮ−層２で熱発生した正札による電流との
積によりＮ０層４の下に横方向の電位差が生じ、この電
位差がＮ０層４と２層３の間の拡散電位を超えると、ソ
ース層のＮ゛層４らキャリア （電子）の注入が起こり
、Ｎ′″層４，２層３．Ｎ〜層２およびＰ゛層１らなる
サイリスタがゲート電極６に関係なく導通するラッチン
グ効果を起こし、トランジスタ効果を失うことになる。
２１層１とＮ−層２の間のＮ″″層２１はこれを防止す
るためのもので、Ｐ゛層１らＮ−層２へのキャリアの注
入を小さくする。そのほか、Ｎ′″層４の下の２層３の
横方向抵抗を低くすることによりラッチング効果の防止
対策が行われている。
るためのもので、Ｐ゛層１らＮ−層２へのキャリアの注
入を小さくする。そのほか、Ｎ′″層４の下の２層３の
横方向抵抗を低くすることによりラッチング効果の防止
対策が行われている。
しかし、Ｎ０層４の下に到達するキャリア （正孔）数
を制御することが困難であり、またドレイン度領域での
伝導度変調効果も小さくなり、電流密度も小さくなるこ
とから、所期の電流と電圧降下を達成するにはチップ面
積を大きくしなければならなかった。
を制御することが困難であり、またドレイン度領域での
伝導度変調効果も小さくなり、電流密度も小さくなるこ
とから、所期の電流と電圧降下を達成するにはチップ面
積を大きくしなければならなかった。
本発明の課題は、このような欠点を除去し、ラッチング
効果を防止すると共に小さい面積で所期の電流と電圧降
下を達成するＩ ＧＢＴを提供することにある。
効果を防止すると共に小さい面積で所期の電流と電圧降
下を達成するＩ ＧＢＴを提供することにある。
上記の課題の解決のために、本発明はドレイン電極に接
触する第−導電形の半導体層と、その上に設けられる第
二導電形の半導体層からなるドレイン領域と、そのドレ
イン領域のうちドレイン電極側と反対側の表面の一部に
形成された第−導電形のチャネル層と、そのチャネル層
の表面に端部にチャネル形成領域を残して形成された第
二導電形のソース層と、チャネル形成領域上にゲート絶
縁膜を介して形成されたゲート電極と、ソース層および
その間に介在するチャネル層に接触するソース電極を有
するＩ ＧＥＴにおいて、チャネル層の下のドレイン領
域中にチャネル層、とほぼ同じ広がりをもつ第−導電形
の層が形成され、その層とソース電極の接触する表面と
が高不純物濃度の第−導電形の層により接続されたもの
とする。
触する第−導電形の半導体層と、その上に設けられる第
二導電形の半導体層からなるドレイン領域と、そのドレ
イン領域のうちドレイン電極側と反対側の表面の一部に
形成された第−導電形のチャネル層と、そのチャネル層
の表面に端部にチャネル形成領域を残して形成された第
二導電形のソース層と、チャネル形成領域上にゲート絶
縁膜を介して形成されたゲート電極と、ソース層および
その間に介在するチャネル層に接触するソース電極を有
するＩ ＧＥＴにおいて、チャネル層の下のドレイン領
域中にチャネル層、とほぼ同じ広がりをもつ第−導電形
の層が形成され、その層とソース電極の接触する表面と
が高不純物濃度の第−導電形の層により接続されたもの
とする。
チャネル層の下のドレイン領域中にある第−導電形の層
がドレイン領域より注入するキャリアを集めることによ
り、その上にあるチャネル層のソース層の下の領域の到
達するキャリアの数が減少し、ソース層からドレイン領
域へのキャリアの注入がゲート信号により形成されるチ
ャネル領域を通したもののみとなる。その結果、ソース
層の下の電位変化がソース層とチャネル層間での拡散電
位を越えることがなく、ラッチング効果が防止される。
がドレイン領域より注入するキャリアを集めることによ
り、その上にあるチャネル層のソース層の下の領域の到
達するキャリアの数が減少し、ソース層からドレイン領
域へのキャリアの注入がゲート信号により形成されるチ
ャネル領域を通したもののみとなる。その結果、ソース
層の下の電位変化がソース層とチャネル層間での拡散電
位を越えることがなく、ラッチング効果が防止される。
第１図は本発明の一実施例の断面を示し、第２図と共通
の部分に同一の符号が付されている。図から明らかなよ
うに、チャネル層の２層３の下のドレイン領域のＮ−層
２の中にチャネル形成層と同じ導電形のＰ“コレクタＪ
Ｉ３２がほぼ同じ幅をもって形成されており、２０層３
１により２層３およびソース電極に接続されている。ド
レイン領域２にＰ゛層１ら注入されたキャリア （正孔
）１１の一部はコレクタ層のＰ゛層３２に収集され、Ｎ
４層４の下の２層３に到達する正孔の数が減少する。
の部分に同一の符号が付されている。図から明らかなよ
うに、チャネル層の２層３の下のドレイン領域のＮ−層
２の中にチャネル形成層と同じ導電形のＰ“コレクタＪ
Ｉ３２がほぼ同じ幅をもって形成されており、２０層３
１により２層３およびソース電極に接続されている。ド
レイン領域２にＰ゛層１ら注入されたキャリア （正孔
）１１の一部はコレクタ層のＰ゛層３２に収集され、Ｎ
４層４の下の２層３に到達する正孔の数が減少する。
第３図ｆａｌ〜ｆｆ）は第１図に示したＩ ＧＢＴの具
体的を製造工程を示す、まずＮ型基板２の一面に拡散等
によりＰ゛層１形成し、他面にＰ゛コレクタ層３２を部
分的に拡散等により形成する （図ａＬ次にエビタキソ
ヤル法等によりＰ゛層３２を覆ってドレイン領域の一部
となるＮ−層２１を形成する（図ｂ）、このＮ−１２１
のソース電極を形成すべき部分に拡散等によりＰ゛接続
層３１を形成する （図ｃ）、さらにチャネル層となる
２層部分３をイオン注入法等により形成する （図ｄ）
、この２層３の中にソース領域となるＮ゛層４部分的に
形成し、表面をゲート絶縁膜５等により被覆する。（図
ｅＬこの絶縁膜５の上に、多結晶シリコン層のパターン
ニングによってゲート電極６をチャネル層３のチャネル
形成領域をはさんでソース領域４とドレイン領域２にま
たがって形成し、Ｐ′″層４とＮ”１１３の一部にまた
がってソース電極７を接触させたのちＳｉＪ、等の表面
保護膜５１により被覆し、最後にドレイン領域２の下の
Ｐ゛層１ドレイン電極を形成する （図ｆ）。
体的を製造工程を示す、まずＮ型基板２の一面に拡散等
によりＰ゛層１形成し、他面にＰ゛コレクタ層３２を部
分的に拡散等により形成する （図ａＬ次にエビタキソ
ヤル法等によりＰ゛層３２を覆ってドレイン領域の一部
となるＮ−層２１を形成する（図ｂ）、このＮ−１２１
のソース電極を形成すべき部分に拡散等によりＰ゛接続
層３１を形成する （図ｃ）、さらにチャネル層となる
２層部分３をイオン注入法等により形成する （図ｄ）
、この２層３の中にソース領域となるＮ゛層４部分的に
形成し、表面をゲート絶縁膜５等により被覆する。（図
ｅＬこの絶縁膜５の上に、多結晶シリコン層のパターン
ニングによってゲート電極６をチャネル層３のチャネル
形成領域をはさんでソース領域４とドレイン領域２にま
たがって形成し、Ｐ′″層４とＮ”１１３の一部にまた
がってソース電極７を接触させたのちＳｉＪ、等の表面
保護膜５１により被覆し、最後にドレイン領域２の下の
Ｐ゛層１ドレイン電極を形成する （図ｆ）。
第１図に示したようなＩ ＧＢＴを設計する上での重要
な点は、キャリアを集めるためのコレクタ１ｉ３２間の
ドレイン領域２の間隔Ｗであり、この間隔が狭すぎると
実線１２で示すソース層４から注入されたキャリア （
電子）に対して抵抗が大きくなり、ソース電極７とドレ
イン電極８の間の電圧降下を大きくする原因となる。従
って、ドレイン領域２でのソース層４からの注入キャリ
ア （電子）に対する抵抗と、ドレイン領域２から注入
されるキャリア （正孔）のチャネル層３に到達する数
との関係からＷを最適な値にしなければならない。
な点は、キャリアを集めるためのコレクタ１ｉ３２間の
ドレイン領域２の間隔Ｗであり、この間隔が狭すぎると
実線１２で示すソース層４から注入されたキャリア （
電子）に対して抵抗が大きくなり、ソース電極７とドレ
イン電極８の間の電圧降下を大きくする原因となる。従
って、ドレイン領域２でのソース層４からの注入キャリ
ア （電子）に対する抵抗と、ドレイン領域２から注入
されるキャリア （正孔）のチャネル層３に到達する数
との関係からＷを最適な値にしなければならない。
このことは、ドレイン領域２への２９層１からのキャリ
アの注入効率、ドレイン領域中での注入されたキャリア
の輸送効率等からＰ゛層３２に集められるキャリア濃度
および２層３に到達するキャリア数を計真し、ソース層
のＮ′″層４の下のチャネル層３の横方向抵抗を算出す
ることにより可能になる。その他の設計は一部の縦型Ｍ
Ｏ３ＦＥＴと同様に行うことが可能である。
アの注入効率、ドレイン領域中での注入されたキャリア
の輸送効率等からＰ゛層３２に集められるキャリア濃度
および２層３に到達するキャリア数を計真し、ソース層
のＮ′″層４の下のチャネル層３の横方向抵抗を算出す
ることにより可能になる。その他の設計は一部の縦型Ｍ
Ｏ３ＦＥＴと同様に行うことが可能である。
第４図は本発明に基づ＜ＩＧＢＴＩＧのＮ−基板２にＩ
Ｃ２０を形成した実施例で、本発明により■ＧＢＴに形
成されるＰ０コレクタ層３２およびＰ１接続層３１が、
ＩＣ２０の埋込層２２および分離層２３と同一工程で作
成可能であることを示す。
Ｃ２０を形成した実施例で、本発明により■ＧＢＴに形
成されるＰ０コレクタ層３２およびＰ１接続層３１が、
ＩＣ２０の埋込層２２および分離層２３と同一工程で作
成可能であることを示す。
以上の説明はＮチャネルＩ ＧＢＴについて行ったが、
ＰチャネルＩ ＧＢＴにおいても全く同様に本発明が通
用できることはいうまでもない。
ＰチャネルＩ ＧＢＴにおいても全く同様に本発明が通
用できることはいうまでもない。
〔発明の効果〕
本発明によれば、ドレイン領域からの注入キャリアをチ
ャネル層下に形成されソース電極に接続されるチャネル
層と同一導電形のコレクタ層に収集することにより、ソ
ース層直下の低不純物濃度のチャネル層に到達するキャ
リアを少なくして横方向抵抗による電位差を低くし、ラ
ッチング効果を起こしに（くすることができる、ゲート
信号によりチャネル層に形成されるチャネルを通してド
レイン領域に注入されるキャリアに対しての抵抗は増大
するが、その他の厚いドレイン領域での電圧降下はラッ
チング効果が防止されることからドレイン電極から注入
されるキャリアの密度を大きくできるため非常に小さく
することが可能であり、総合的には従来のＩ ＧＢＴに
比較して電流密度を高く、また電圧降下を小さくするこ
とができる。
ャネル層下に形成されソース電極に接続されるチャネル
層と同一導電形のコレクタ層に収集することにより、ソ
ース層直下の低不純物濃度のチャネル層に到達するキャ
リアを少なくして横方向抵抗による電位差を低くし、ラ
ッチング効果を起こしに（くすることができる、ゲート
信号によりチャネル層に形成されるチャネルを通してド
レイン領域に注入されるキャリアに対しての抵抗は増大
するが、その他の厚いドレイン領域での電圧降下はラッ
チング効果が防止されることからドレイン電極から注入
されるキャリアの密度を大きくできるため非常に小さく
することが可能であり、総合的には従来のＩ ＧＢＴに
比較して電流密度を高く、また電圧降下を小さくするこ
とができる。
そのため、所期の電流、電圧降下に対してチップ面積が
減少し、経済的効果は、多少製造工程が増加するにも拘
らず大きいものがある。その製造工程の増加も集積回路
と同一チップに形成する場合には解消され、制御回路の
ついた電力用素子として本発明によるＩ ＧＢＴは極め
て有効である。
減少し、経済的効果は、多少製造工程が増加するにも拘
らず大きいものがある。その製造工程の増加も集積回路
と同一チップに形成する場合には解消され、制御回路の
ついた電力用素子として本発明によるＩ ＧＢＴは極め
て有効である。
第１図は本発明の一実施例のＩ ＧＢＴの要部断面図、
第２図は従来のＩ ＧＢＴの要部断面図、第３図（ａｌ
〜（ｆｌは本発明の一実施例のＩ ＧＢＴの製造工程を
順次示す断面図、第４図は本発明の他の実施例を示す断
面図である。 １：Ｐ＋層、２：Ｎ−ドレイン領域、３：チャネル層、
３１：Ｐ’接続層、３２：Ｐ”コレクタ層、４：Ｎ゛ソ
ース層５：ゲート絶縁膜、６：ゲート電極、７；ソース
電極、８ニドレイン電極。 第１図 第２図 −〜〜１ 第３図 ｍ 囮 第４図
第２図は従来のＩ ＧＢＴの要部断面図、第３図（ａｌ
〜（ｆｌは本発明の一実施例のＩ ＧＢＴの製造工程を
順次示す断面図、第４図は本発明の他の実施例を示す断
面図である。 １：Ｐ＋層、２：Ｎ−ドレイン領域、３：チャネル層、
３１：Ｐ’接続層、３２：Ｐ”コレクタ層、４：Ｎ゛ソ
ース層５：ゲート絶縁膜、６：ゲート電極、７；ソース
電極、８ニドレイン電極。 第１図 第２図 −〜〜１ 第３図 ｍ 囮 第４図
Claims (1)
- １）ドレイン電極に接触する第一導電形の半導体層と、
その上に設けられる第二導電形の半導体層からなるドレ
イン領域と、該ドレイン領域のうちドレイン電極側と反
対側の表面の一部に形成された第一導電形のチャネル層
と、該チャネル層の表面に端部にチャネル形成領域を残
して形成された第二導電形のソース層と、前記チャネル
形成領域上にゲート絶縁膜を介して形成されたゲート電
極と、前記ソース層およびその間に介在する前記チャネ
ル層に接触するソース電極を有するものにおいて、チャ
ネル層の下のドレイン領域中に該チャネル層とほぼ同じ
広がりをもつ第一導電形の層が形成され、該層とソース
電極の接触する表面とが高不純物濃度の第一導電形の層
により接続されたことを特徴とするゲート絶縁型バイポ
ーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065424A JPH01238171A (ja) | 1988-03-18 | 1988-03-18 | ゲート絶縁型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63065424A JPH01238171A (ja) | 1988-03-18 | 1988-03-18 | ゲート絶縁型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238171A true JPH01238171A (ja) | 1989-09-22 |
Family
ID=13286672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63065424A Pending JPH01238171A (ja) | 1988-03-18 | 1988-03-18 | ゲート絶縁型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238171A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
| EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
-
1988
- 1988-03-18 JP JP63065424A patent/JPH01238171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
| US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
| EP0822600A1 (en) * | 1996-07-29 | 1998-02-04 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
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