JPH01238343A - バッファメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 伝送されてきたデータの書込みと読出しを行うバッファ
メモリに関し、 Ｌ、ＳＩ（集ｆＰ１）化に適し且つ高速化に適したバッ
ファメモリを実現することを目的とし、加入者クロック
１を受ける第１のリングカウンタと、該第１のリングカ
ウンタの出力により加入者データをパラレルデータに変
換するシリアル・パラレル変換器と、前記加入者クロッ
ク１にジッタ抑圧処理を施した加入者クロック２を受け
る第２のリングカウンタと、眞記シリアル・パラレル変
換器からのリファレンスパルスと、第２のリングカウン
タからのウィンドパルスを受けて位相比較を行い、その
位相差が所定ｍを越えた時に第２のリングカウンタにリ
セットパルスを出力する位相間ＩＩＩＪ化回路と、前記
シリアル・パラレル変換器出力を第２のリングカウンタ
の出力によりシリアルデータに変換するパラレル・シリ
アル変換器とにより構成する。

［産業上の利用分野］ 本発明は、伝送されてぎたデータの田込みと読出しを行
うバッファメモリに関する。

従来より、データ伝送の分野においては、伝送されてき
たデータの速度と受信装置側の処理速度の差を吸収する
ために、バッファメモリが用いられている。この場合、
データを田込む書込み側の■込みクロックと、データを
読み出す読出し側のクロックが非同期であるため、これ
らクロック間の調整が必要となる。

［従来の技術］ 第５図は、従来回路の構成例を示ず図である。

図において、１は加入者データ（入力データ）Ｄｉを一
時的に書込み、読出すエラスティックメモリ、２は伝送
データから抽出された加入者りＯツク１をカウントして
用込み時のアドレスを発生する四込み側アドレスカウン
タ、３は該書込み側アドレスカウンタ２の出力をデコー
ドする第１のデコーダである。前記加入者クロック１は
エラスティックメモリ１に由込みクロック（ライトクロ
ック）ＷＣとして入力され、デコーダ３からは書込む初
期位相を規定するライトリセットパルスＷＲが入力され
ている。

４は前記加入者クロック１にジッタ抑圧処理を施した加
入者クロック２をカウントして読出し時のアドレスを発
生する読出し側アドレスカウンタ、５は該続出し側アド
レスカウンタ４の出力をデコードする第２のデコーダで
ある。６は第１のデコーダ３の書込み側位相比較信号出
力ｗ−ｐｃと第２のデコーダ５の読出し側位相比較信号
出力Ｒ・ＰＣの位相比較を行い、位相差が所定歯を越え
た時に続出し側アドレスカウンタ４にリセットパルスを
出力する位相比較回路である。前記加入者クロック２は
前記エラスティックメモリ１に読出しりＯツク（リード
クロック＞ＲＣとして入力され、第２のデコーダ５から
は同じくエラスティックメモリ１に読出す初期位相を規
定するリードリセットパルスＲＲが入力されている。そ
して、エラスティックメモリ１から読出しデータ出力Ｄ
ｏが出力されている。

第６図は、第５図に示す回路の各部の動作を示すタイミ
ングチャートである。（イ）に示す加入者データＤ１は
、ライトリセットパルスＷπにより由込み初期位相を規
定され書込みクロックＷＣによりエラスティックメモリ
１に書込まれ、書込まれたデータはそれより遅れたリー
ドリセットパルスＲＲにより読出し初期位相を規定され
、書込みクロックＷＣとは非同期の読出しクロックによ
り読出され、データ出力Ｄｏとなる。この場合において
、位相比較回路６は第１のデコーダ３の書込み側位相比
較信号出力ｗ−ｐｃと第２のデコーダ５の読出し側位相
比較信号出力Ｒ−ＰＣとを比較している。この場合にお
いて、ｗ−ｐｃとＲ・ＰＣとが（ハ）と（ニ）に示すよ
うに一定の時間差があれば、リセットパルスは出ず、正
常な書込みと読出しが行われる。

ところが、（ハ）と（ト）に示すように、両者の時間差
（位相差）が接近してきたら、データが書込まれない内
にデータが読出されるという不都合が生じるので、この
時には位相比較回路６から続出し側アドレスカウンタ４
に（チ）に示すようなりセラ１〜パルスを出して、読出
し側をリセットし、初めから読出しを再開させる。この
ような制御を行うことにより、（へ）に示すような正常
な続出しデータが出力される。

［発明が解決しようとするＷＪＩ題］ 第５図に示すような従来回路は、書込み側と読出し側の
時間差（位相差）がなくなった場合には、読出し側をリ
セットして再度読出しを行なわせるようにして、正しい
データが出力されるようになっている。しかしながら、
このような従来回路はデータ格納用にエラスティックメ
モリを用いると共に、書込みリセットパルスと読出しリ
セットパルスを直接比較する方式をとっているため、回
路規模が大きくなり、且つ高速化に適さないという不具
合があった。

本発明はこのような点に鑑みてなされたものであって、
ＬＳＩ（集積）化に適し且つ高速化に適したバッファメ
モリを提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
１１は加入者クロック１を受ける第１のリングカウンタ
、１２は該第１のリングカウンタ１１の出力により加入
者データをパラレルデータに変換するシリアル・パラレ
ル変換器、１３は前記加入者クロック１にジッタ抑圧処
理を施した加入者クロック２を受ける第２のリングカウ
ンタである。１４は前記シリアル・パラレル変換器１２
からのリファレンスパルスと、第２のリングカウンタ１
３からのウィンドパルスを受けて位相比較を行い、その
位相差が所定量を越えた時に第２のリングカウンタ１３
にリセットパルスを出力する位相同期化回路、１５は前
記シリアル・パラレル変換′ａ１２出力を第２のリング
カウンタ１３の出力によりシリアルデータに変換するパ
ラレル・シリアル変換器である。そして、該パラレル・
シリアル変換器１５の出力が読出し出力となる。

［作用］ 位相同期化回路１４を用いて書込み側のリファレンスパ
ルスと読出し側のウィンドパルスの位相比較を行い、書
込み側位相に対する読出し側位相を規定し、位相同期を
行う。また、リングカウンタを由込みカウンタ・読出し
カウンタに用いることにより、高速化が可能で簡単な構
成のバッファメモリを実現することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、位相同期化回路１４は、信号入力断情報信＠
（ＸｉＤＮ）及びパワーオンリセット信＠　（ＸＰＯＲ
）を受けるゲート（３１，セット・リセットラッチ１４
ａ、ゲートＧ２　、　Ｇ３及び遅延回路（ＤＬＹ）１４
ｂより構成されている。ゲートＧ１の出力はセット・リ
セットラッチ１４ａの一方の入力に入り、該セット・リ
セットラッチ１４ａの出力はゲートＧ２の一方の入力に
入り、該ゲートＧ２の出力はゲートＧ３の一方の入力に
入り、該ゲートＧ３の出力は遅延回路１４ｂに入り、該
遅延回路１４ｂの出力は前記セット・リセットラッチ１
４ａの他方の入力に入っている。該ゲートＧ２．Ｇ３は
、リファレンスパルスとウィンドパルスの位相を比較す
る位相比較部として機能している。１６は、加入者デー
タＤＲＬをＤ入力に、加入者クロックＣＲＬをクロック
入力Ｃに受けるフリップフロップである。該フリップフ
ロップ１６の出力は、シリアル・パラレル変換器１２に
入っている。ここでは、リングカウンタ１１．１３の分
周比ｎとして２４の場合を例にとっている。このように
構成された回路の動作を第３図に示すタイミングチャー
トを参照しながら説明すれば、以下のとおりである。

加入者データＤＲＬは、フリップフロップ１６に入って
加入者クロック１と同期がとられた模、シリアル・パラ
レル変換器１２にシリアルデータとして入る。一方、ジ
ッタ成分を含む加入者クロック（書込みクロック）１は
、書込み側の第１のリングカウンタ１１にカウンタクロ
ックとして入る。この結果、該第１のリングカウンタ１
１は１／ｎ分周（ｎ〜２４）を行い、該出力として第３
図（イ）に示すようにｎ位相（２４位相）のパラレルパ
ルスが出力されてシリアル・パラレル変換器１２に入る
。該シリアル・パラレル変換器１２は、第１のリングカ
ウンタ１１のパラレルパルス出力を基にして、フリップ
フロップ１６から送られてくる加入者データを第３図（
ロ）に示ずようなパラレルデータに変換する。

一方、ＰＬＯ等でジッタが抑圧された加入者クロック２
は、第２のリングカウンタ１３に入り、該第２のリング
カウンタ１３は１／ｎ分周を行う。

該出力として第３図（ハ）に示すような分周パルスが出
力され、パラレル・シリアル変換器１５に読出しパルス
として与えられる。また、この分周動作で作成したｍビ
ット幅＜ｍ＋１＜ｎ）の（ホ）に示すようなウィンド（
ＷＩＮＤＯＷ）パルス（第３図（ハ）に示す第１相の読
出しパルス■に対し、ＷＩＮＤＯＷの中心位相はｎ／２
ずれた位置にある。）を位相同期化回路１４に入力する
。

ここで、位相同期化回路１４は、第１のリングカウンタ
１１により作成された第１相の書込みパルス出力（第３
図（イ）の■）の立上りに一致して作成された第３図（
ニ）に示すようなリファレンスパルス（Ｒｅｆｐｕ　Ｉ
　ｓｅ）と前記ウィンドパルスとの位相比較を行い、電
源入力時（ＸＰＯＲ−０）、信号入力断時（ＸｉＤＮ−
０）等ノヨうにリファレンスパルスがウィンドパルスの
範囲外にあった場合、第２のリングカウンタ１３にリセ
ットパルス（ＸＣＬＲ）を出力し、そのカウント値をＯ
にリセット（初期化）して最初からカウントを再開させ
る。

このリセットパルスを受けた第２のリングカウンタ１３
は、次の加入者クロック２のタイミングでウィンドパル
スを作成し、第３図（ホ）に示すようにｍ７２ビツト後
にウィンドパルスを′０″′にして、（ニ）に示すリフ
ァレンスパルスがウィンドパルスの中心になるようにす
る。このように設定することにより、ＣＲＬ（加入者ク
ロック１）のジッタによる柑込み位相変動は、ウィンド
パルスがＩＩ　１　Ｈの範囲（±ｍ／２）内で吸収可能
となる。この結果、パラレル・シリアル変換器１５から
は、常に正確な読出しデータＤＩ”（ＬＰが出力される
ことになる。

また、リセットパルス発生侵、遅延回路１４ｂによって
所定の遅延歯をつくり、位相情報ラッチ回路（セット・
リセットラッチ１４ａ）はリセットされるため、このリ
セットパルスの幅は、遅延回路１４ｂの遅延徂に依存す
る。

第４図は、位相同期化回路１４の動作を示すタイミング
チャートである。第４図（イ）はパワーオンリセット時
を、第４図（ロ）はリファレンスパルスがウィンドパル
スの間にある時（正常動作時）を、第５図（ハ）はリフ
ァレンスパルスがウィンドパルスの間から外れた時をそ
れぞれ示している。第４図（イ）と第４図（ハ）に示ず
異常時には、リセットパルスＸＣＬＲが出力されて読出
し側のリングカウンタ１３をリセットして、リファレン
スパルスがウィンドの中心にくるように制御しているこ
とが分かる。実際の位相情報ラッチ部１４ａに入るリセ
ットパルスは遅延回路１４ｂにより遅延さＵられる結果
、ＸＣＬＲよりも若干「れて発生している。なお、第４
図中の■〜■ｔよ第２図における位相同期化回路１４内
の図示した位置の波形を示している。

［発明の効果］ 以上詳細に説明したように、本発明は、位相同期化回路
１４を用いて書込み側のリファレンスパルスと読出し側
のウィンドパルスの位相比較を行い、力込み側位相に対
する読出し側位相を規定し、位相同期を行うようにして
Ｊ３す、また、メモリ部にリングカウンタを用いること
により高速化が可能でしかもエラスティックメモリが不
要となるため簡単な構成のバッファメモリを実現するこ
とができる。従って、本発明によれば、ＬＳＩ（ｉ積）
化に適し且つ高速化に適したバッファメモリを実現する
ことができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は各部の動作を示ずタイミングチャート、第４図
は位相同期化回路の動作を示すタイミングチャート、 第５図は従来回路の構成例を示す図、 第６図は各部の動作を示すタイシングチ１アートである
。 第１図にＪ３いて、 １１は第１のリングカウンタ、 １２はシリアル・パラレル変換器、 １３は第２のリングカウンタ、 １４は位相同期化回路、 １５はパラレル・シリアル変換器である。

Claims (1)

1. 【特許請求の範囲】 加入者クロック１を受ける第１のリングカウンタ（１１
   ）と、 該第１のリングカウンタ（１１）の出力により加入者デ
   ータをパラレルデータに変換するシリアル・パラレル変
   換器（１２）と、 前記加入者クロック１にジッタ抑圧処理を施した加入者
   クロック２を受ける第２のリングカウンタ（１３）と、 前記シリアル・パラレル変換器（１２）からのリファレ
   ンスパルスと、第２のリングカウンタ（１３）からのウ
   インドパルスを受けて位相比較を行い、その位相差が所
   定量を越えた時に第２のリングカウンタ（１３）にリセ
   ットパルスを出力する位相同期化回路（１４）と、 前記シリアル・パラレル変換器（１２）出力を第２のリ
   ングカウンタ（１３）の出力によりシリアルデータに変
   換するパラレル・シリアル変換器（１５）とにより構成
   されているバッファメモリ。