JPH07200095A - データ転送回路 - Google Patents

Abstract

(57)【要約】 【目的】 ２ポートＲＡＭを用いることなく、異なるク
ロック間のデータ転送をエラーなく行う。 【構成】 両クロックの立上がりタイミングが近接する
周期をパルス回路２２，ラッチ回路３４で検出し、この
検出結果に応じてマルチプレクサ５２によりイネーブル
信号ＳＥの制御が行われる。そして、このイネーブル信
号ＳＥに基づいて同期回路３８からデータが出力され
る。これにより、クロック周波数の相異による転送エラ
ーが防止される。このデータは、ラッチ回路４０，４
２，…，マルチプレクサ５６によるタイミング調整の
後、同期回路２６に取り込まれる。これにより、クロッ
ク位相の相異による転送エラーが防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、異なるクロックでデー
タの授受を行うデータ転送回路の改良に関する。

【０００２】

【従来の技術】従来、データを異なるクロックで転送授
受する際には、一般にＦＩＦＯ（First In First Out）
メモリが用いられている。図７には、その主要構成が示
されており、ＦＩＦＯメモリ１００は、ＲＡＭ１０２，
カウンタ１０４，１０６を含んでいる。ＲＡＭ１０２の
入力データのクロックＡはカウンタ１０４に入力され、
ＲＡＭ１０２の出力データのクロックＢはカウンタ１０
６に入力されるようになっている。そして、カウンタ１
０４はＲＡＭ１０２の書込アドレス入力側に接続されて
おり、カウンタ１０６は読出アドレス入力側に接続され
ている。

【０００３】次に、動作を説明すると、カウンタ１０４
では、入力データのクロックＡをカウントして書込アド
レスが生成される。ＲＡＭ１０２では、一方においてデ
ータが入力されるとともに、カウンタ１０４から書込ア
ドレスが入力されるので、この書込アドレスによって指
定されたＲＡＭ１０２のアドレスに入力データが順次格
納される。

【０００４】他方、カウンタ１０６では、出力データの
クロックＢをカウントして読出アドレスが生成される。
ＲＡＭ１０２では、カウンタ１０６から読出アドレスが
入力されるので、この読出アドレスによって指定された
ＲＡＭ１０２のアドレスからデータが順次出力される。
このデータ出力は、ＲＡＭ１０２に対するデータの入力
順に行われる。このようにして、クロックがＡから非同
期のクロックＢに変換されてデータが転送される。この
ように、従来は、１入力ポート，１出力ポートの２ポー
トタイプのＲＡＭを利用して非同期のクロックによるデ
ータ転送が行われている。

【０００５】

【発明が解決しようとする課題】しかしながら、以上の
ような従来技術には次のような不都合がある。 ２ポートＲＡＭは一般に回路面積が大きく、特にゲー
トアレイ上にて回路を実現しようとする場合には、かか
る不都合が顕著となる。 入力側と出力側とで回路のクロックを変更することに
なり、場合によっては大きな周辺回路構成上の変更が必
要になり、周辺の回路技術の利用には、必ずしも好都合
とは言えない。

【０００６】本発明は、これらの点に着目したもので、
２ポートＲＡＭを用いることなく、異なるクロック間の
データ転送をエラーなく行うことができ、各種の回路へ
の適用に好適なデータ転送回路を提供することを、その
目的とするものである。

【０００７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１のクロックに基づいて動作する第１
の装置から出力されるデータを、第１のクロックの周波
数ｆ1に対してｆ1≧ｆ2＞０（Ｈｚ）の条件を満たす周
波数ｆ2の第２のクロックに基づいて動作する第２の装
置に転送するデータ転送回路において、前記第１及び第
２のクロックの周波数の相違に起因する転送エラーを防
止するために前記第１の装置からのデータ出力を制御す
る第１のタイミング調整手段と、前記第１及び第２のク
ロックの位相の相違に起因する転送エラーを防止するた
めに前記第１の装置から出力されたデータの第２の装置
に対する入力を制御する第２のタイミング調整手段とを
備えたことを特徴とする。

【０００８】

【作用】本発明によれば、第１及び第２のクロックの周
波数の相違に起因する転送エラーの発生を防止するた
め、データ出力側である第１の装置からのデータ出力が
制御される。この制御は、周波数の高い方のデータ出力
を周波数の低い方に合せるための制御である。次に、第
１及び第２のクロックの位相の相違に起因する転送エラ
ーの発生を防止するため、第１の装置から出力されたデ
ータの第２の装置への入力が制御される。この制御は、
クロックパルスの位相が刻々と変化することに伴うタイ
ミングの制御である。

【０００９】

【実施例】以下、本発明によるデータ転送回路の実施例
について、添付図面を参照しながら詳細に説明する。 ＜第１実施例＞図１には、第１実施例の主要構成が示さ
れている。同図において、クロックＢの入力端子Ｔ１
は、ラッチ回路１０，１２，１４，１６，１８，２０，
単安定マルチバイブレータ（ワンショットマルチバイブ
レータ）によって構成されたパルス回路２２，カウンタ
２４，同期回路２６にそれぞれ接続されている。また、
クロックＡの入力端子Ｔ２は、ラッチ回路３０，３２，
３４，３６，同期回路３８，イネーブル付ラッチ回路４
０，４２，４４，４６にそれぞれ接続されている。ま
た、データ転送を指示するための信号であってクロック
Ｂに同期している転送信号ＳＰの入力端子Ｔ３は、前記
ラッチ回路１４の他にＥＸＯＲゲート５０の一方の入力
側に接続されている。

【００１０】次に、ラッチ回路１０の出力側はＥＸＯＲ
ゲート５０の他方の入力側に接続されており、このＥＸ
ＯＲゲート５０の出力側は、ラッチ回路１０，１２の入
力側にそれぞれ接続されている。また、ラッチ回路１２
の出力側はラッチ回路３０，３２の入力側にそれぞれ接
続されており、パルス回路２２の出力側はラッチ回路３
４の入力側に接続されている。これらラッチ回路３０，
３２，３４の出力側は、マルチプレクサ５２にそれぞれ
接続されている。

【００１１】次に、このマルチプレクサ５２の出力側
は、ラッチ回路３６の入力側及びＥＸＯＲゲート５４の
一方の入力側にそれぞれ接続されており、ラッチ回路３
６の出力側はＥＸＯＲゲート５４の他方の入力側に接続
されている。そして、このＥＸＯＲゲート５４の出力側
は同期回路３８に接続されている。この同期回路３８の
データ出力側はラッチ回路４０，４２，４４，４６の入
力側にそれぞれ接続されており、同期回路３８のイネー
ブル信号出力側はラッチ回路４０，４２，４４，４６の
イネーブル端子側にそれぞれ接続されている。そして、
ラッチ回路４０，４２，４４，４６の出力側は、マルチ
プレクサ５６の入力側にそれぞれ接続されている。

【００１２】一方、ラッチ回路１４の出力側にはラッチ
回路１６，１８が直列に接続されており、ラッチ回路１
８の出力側はカウンタ２４に接続されている。そして、
このカウンタ２４の出力側が、前記マルチプレクサ５６
の制御側に接続されている。マルチプレクサ５６の出力
側はラッチ回路２０に接続されており、このラッチ回路
２０の出力側は同期回路２６に接続されている。

【００１３】次に、図２のタイムチャートも参照しなが
ら各構成部分について説明する。本実施例では、図２
（Ａ），（Ｂ）に一例を示すように、クロックＡ，Ｂの
周波数ｆ1，ｆ2が、 ｆ1≧ｆ2＞０（Ｈｚ） ……………………（１） の条件を満たしている。ラッチ回路１０，１２，ＥＸＯ
Ｒゲート５０は、クロックＢ及び同図（Ｃ）の転送信号
ＳＰに基づいて、同図（Ｄ）に示す信号ＳＡを得るため
のものである。信号ＳＡは、転送信号ＳＰの論理値
「Ｈ」の期間で周期的に変化してイネーブルを表わすよ
うな信号である。

【００１４】パルス回路２２は、クロックＢの立上がり
タイミングでパルスを出力するためのものである。ラッ
チ回路３０はクロックＡの立上がりタイミングで信号Ｓ
Ａをラッチする機能を有しており、ラッチ回路３２はク
ロックＡの立下がりタイミングで信号ＳＡをラッチする
機能を有している。また、ラッチ回路３４はクロックＡ
の立上がりでパルス回路２２の出力をラッチする機能を
有している。マルチプレクサ５２は、ラッチ回路３４の
出力に応じて、ラッチ回路３０，３２の出力のいずれか
を選択し、図２（Ｅ）に示す信号ＳＢとして出力する機
能を有している。

【００１５】別言すれば、ラッチ回路３４から論理値の
「Ｈ」が出力されるときは、クロックＡ，Ｂの立上がり
が近接したときであり、ラッチ回路３４はクロックＡ，
Ｂの立上がりタイミングの近接状態を検出する機能を有
していると考えることができる。そして、この検出結果
に応じて、ラッチ回路３０，３２の出力選択がマルチプ
レクサ５２で行われうようになっている。例えば、クロ
ックＡ，Ｂの立上がりタイミングが近接していないとき
はラッチ回路３０の出力を選択し、近接しているときは
ラッチ回路３２の出力を選択するという具合である。も
ちろん、その逆でもよい。

【００１６】次に、ラッチ回路３６及びＥＸＯＲゲート
５４は、信号ＳＢの変化点を捉えて図２（Ｆ）イネーブ
ル信号ＳＥを得るためのものである。別言すれば、マル
チプレクサ５２によってクロック間のタイミング近接時
における出力調整が行われた信号ＳＢとクロックＡとを
利用して、同期回路３８におけるデータ出力のイネーブ
ル信号ＳＥを得るためのものである。このイネーブル信
号ＳＥのパルス個数は、前記転送信号ＳＰにおける論理
値「Ｈ」の期間（データ転送要求期間）に相当してい
る。

【００１７】同期回路３８は、クロックＡに同期して動
作する回路であり、イネーブル信号ＳＥに基づいてデー
タＳＣ（図２（Ｇ））を出力するとともに、コントロー
ル信号ＣＡ（図２（Ｈ））を出力する機能を有してい
る。ラッチ回路４０，４２，４４，４６は、クロックＡ
及びコントロール信号ＣＡに基づいてデータＳＣをラッ
チする機能をそれぞれ有している（図２（Ｉ）〜
（Ｌ））。

【００１８】ラッチ回路１４，１６，１８は、転送信号
ＳＰを遅延して、遅延転送信号ＳＰＤ（図２（Ｍ））を
得るためのものである。カウンタ２４は、遅延転送信号
ＳＰＤの論理値「Ｈ」の期間におけるクロックＢをカウ
ントして、データ転送要求期間の長さに相当するコント
ロール信号ＣＢ（図２（Ｎ））を得るためのものであ
る。

【００１９】マルチプレクサ５６は、コントロール信号
ＣＢに基づいて、ラッチ回路４０，４２，４４，４６の
データ出力ＤＡ，ＤＢ，ＤＣ，ＤＤを順次選択する機能
を有している。具体的には、タイミングエラーが生じな
いように、図２（Ｉ）〜（Ｌ）に矢印で示す区間でデー
タ選択が行われるようになっている。ラッチ回路２０
は、入力データをクロックＢのタイミングでラッチして
信号ＳＤを出力するためのものである。同期回路２６
は、クロックＢに同期して動作する回路である。

【００２０】次に、以上のように構成された実施例の動
作を説明する。本実施例では、図２（Ａ），（Ｂ）に示
すように、周波数がクロックＡ＞クロックＢとなってい
る。すなわち、同期回路３８はクロックＡで動作し、同
期回路２６はクロックＢで動作しており、同期回路３８
の方が同期回路２６よりも速く動作している。従って、
両者の間でデータ転送を良好に行うためには、同期回路
３８からのデータ出力が同期回路２６のデータ取込み動
作にマッチングするように、クロック間のタイミング調
整を行う必要がある。本実施例では、同期回路３８のイ
ネーブル信号ＳＥによって、かかる調整が行われる。

【００２１】クロックＢに同期した転送信号ＳＰは、図
２（Ｂ）に示すように、データ転送要求期間が論理値の
「Ｈ」の信号であり、この期間の長さに相当する個数の
データ転送を要求する信号である。転送信号ＳＰはＥＸ
ＯＲゲート５０に供給され、このＥＸＯＲゲート５０と
ラッチ回路１０，１２の動作によって図２（Ｃ）に示す
信号ＳＡとなる。この信号ＳＡは、転送信号ＳＰの論理
値「Ｈ」の期間中にクロックＢによって反転を繰り返す
信号であり、別言すれば、転送要求期間中にクロックＢ
に準拠して転送可能なデータ数に対応するパルス信号と
なっている。ラッチ回路３０では、クロックＡの立上が
りタイミングで信号ＳＡがラッチされ、ラッチ回路３２
では、クロックＡの立下がりタイミングで信号ＳＡがラ
ッチされる。

【００２２】他方、パルス回路２２では、クロックＢの
立上がりタイミングのパルスが生成されている。ラッチ
回路３４では、クロックＡの立上がりタイミングでその
パルスがラッチされる。従って、ラッチ回路３４の出力
は、クロックＡ，Ｂが近接している場合を除いて論理値
の「Ｌ」であり、近接している場合に論理値の「Ｈ」と
なる。マルチプレクサ５２では、ラッチ回路３４の論理
値に応じて、ラッチ回路３０，３２の出力が選択され
る。例えば、通常はラッチ回路３０の出力が選択され、
クロックＡ，Ｂの立上がりが近接しているときはラッチ
回路３２の出力が選択される。

【００２３】上述したように、クロックＡの周波数はク
ロックＢよりも高い。従って、ある時点でクロックＡ，
Ｂの立上がりタイミングが一致したとすると、両者の周
波数の差によって決まる周期で再び両者の立上がりタイ
ミングが一致するときが到来する。例えば、クロックＡ
に同期している同期回路３８が単位時間中に１１個の割
合でデータを出力し、クロックＢに同期している同期回
路２６が単位時間中に１０個の割合でデータを受け取る
ことができるとすると、１１個に１個の割合でデータが
良好に転送できないことになる。このデータ転送に支障
が生ずる周期は、前記クロックＡ，Ｂの立上がりタイミ
ングが近接する周期に一致している。

【００２４】そこで、本実施例では、両クロックの立上
がりタイミングが近接する周期をラッチ回路３４で検出
し、この検出結果に応じてマルチプレクサ５２における
選択動作を行って、信号ＳＡが信号ＳＢ（図２（Ｅ））
に変換される。これによって、同期回路２６，３８間で
タイミングエラーを生ずることなくデータが授受される
ようになる。信号ＳＢは、ラッチ回路３６，ＥＸＯＲゲ
ート５４の動作によって、その変化点がパルスに変換さ
れたイネーブル信号ＳＥ（図２（Ｆ））に変換される。
なお、このイネーブル信号ＳＥのパルス数は、前記転送
信号ＳＰにおける論理値「Ｈ」の期間の長さと等しくな
っている。

【００２５】同期回路３８では、イネーブル信号ＳＥに
基づいてデータＳＣ（図２（Ｇ）），コントロール信号
ＣＡ（図２（Ｈ））がそれぞれ出力される。ラッチ回路
４０，４２，４４，４６では、コントロール信号ＣＡに
基づいてデータＳＣが順次ラッチされる（図２（Ｉ）〜
（Ｌ））。

【００２６】他方、転送信号ＳＰはラッチ回路１４，１
６，１８によって順次ラッチされ、遅延転送信号ＳＰＤ
（図２（Ｍ））が得られる。この遅延転送信号ＳＰＤは
カウンタ２４に入力され、ここでクロックＢのカウント
が行われてコントロール信号ＣＢが得られる（図２
（Ｎ））。つまり、転送信号ＳＰの論理値「Ｈ」の期間
に含まれるクロックＢに基づいてカウント動作が行わ
れ、このカウント値に応じてマルチプレクサ５６でラッ
チ回路４０，４２，４４，４６のラッチデータＤＡ，Ｄ
Ｂ，ＤＣ，ＤＤが順次選択される。このとき、タイミン
グエラーが生じないように、図２（Ｉ）〜（Ｌ）に矢印
で示す区間のデータがマルチプレクサ５６で選択され
る。選択されたデータは、ラッチ回路２０においてクロ
ックＢでラッチされ、ラッチ信号ＳＤ（図２（Ｏ））が
同期回路２６に供給される。

【００２７】次に、図３を参照しながら前記実施例の動
作を全体として説明する。クロックＡ，Ｂは、例えば図
３（Ａ），（Ｂ）に示すようになっている。両者の周波
数が異なるため、クロックＡに対してクロックＢのタイ
ミングが遅れている。ここで、クロックＡ１で一方の同
期回路３８から出力されたデータをその直後のクロック
Ｂ１で他方の同期回路２６が受け取るものとする（矢印
Ｆ１）。この動作を順番に行うと、クロックＡ２で出力
されたデータはクロックＢ２で受け取られ（矢印Ｆ
２）、クロックＡ３で出力されたデータはクロックＢ３
で受け取られ（矢印Ｆ３）、クロックＡ４で出力された
データはクロックＢ４で受け取られる（矢印Ｆ４）。

【００２８】ところが、次のクロックＡ５，Ｂ５につい
ては、クロックＢ５がクロックＡの１周期分遅れて、ク
ロックＡ５及びＡ６に対して直後のクロックとなる。す
ると、矢印Ｆ５，Ｆ６で示すように、他方の同期回路２
６は、クロックＡ５，Ａ６で一方の同期回路３８から出
力れたデータをクロックＢ５のタイミングで同時に受け
取らなければならなくなる。

【００２９】このような不都合を防止するため、本実施
例では、クロックＡ６，Ｂ５のように立上がりが近接し
た状態をパルス回路２２，ラッチ回路３４で検出してい
る。そして、矢印Ｆ６で示す同期回路３８からのデータ
出力を停止するため、ラッチ回路３０，３２の出力をマ
ルチプレクサ５２で選択するとともに、これに基づいて
イネーブル信号ＳＥを生成し、これに基づいて同期回路
３８からデータ信号ＳＣを出力するようにしている。

【００３０】更に、矢印Ｆ１〜Ｆ５，Ｆ７，……で示す
ように、クロックＡとクロックＢのタイミングは刻々と
変化しているので、両者のタイミングのずれを考慮して
データ授受が良好に行われるように、ラッチ回路４０，
４２，４４，４６とマルチプレクサ５６によるタイミン
グ制御が行われている。

【００３１】つまり、クロックタイミングが周期的に近
接することによって生ずるデータ転送エラー，すなわち
クロック周波数の相違に起因するデータ転送エラーの発
生が、同期回路３８のデータ出力制御によって回避され
ている。そして、各クロックパルス毎の転送タイミング
の相違によって生ずるデータ転送エラー，すなわちクロ
ック位相の相違に起因するデータ転送エラーの発生が、
同期回路３８の出力側（同期回路３６の入力側）のラッ
チ回路とマルチプレクサによるタイミング調整で回避さ
れている。

【００３２】これにより、 ランダムロジックのみで回路が構成されており、２ポ
ートＲＡＭが不要となる。従って、ゲートアレイへの適
用が容易となる。 応用したい回路のデータ入出力部分に本実施例をその
まま用いることができ、従前の回路資産を有効に活用で
きる。

【００３３】なお、前記実施例において、クロックＢは
（１）式が満たされている範囲であれば、どのように周
波数が変化しても良好に転送動作を行うことができる。
また、同期回路３８のデータ信号ＳＣの出力にイネーブ
ル信号ＳＥに対する遅延がある場合は、データ保持用の
ラッチ回路４０，４２，４４，４６の段数を増やすこと
によって対応可能である。更に、転送信号ＳＰの入力前
に、データ信号ＳＣをデータ保用持ラッチ回路４０，４
２，４４，４６に予め蓄積するようにしておけば、転送
信号ＳＰの入力後すぐに出力信号ＳＤを得ることが可能
となる。

【００３４】＜第２〜第４実施例＞次に、本発明の第２
〜第４実施例について説明する。なお、前記第１実施例
と同様の構成部分又は第１実施例に対応する構成部分に
は、同一の符号を用いることとする。

【００３５】まず、図４に示す第２実施例では、高速の
システムクロックで駆動されているＤＳＰ（Digital Si
gnal Processor）６０から他の低速のシステムクロック
で駆動されているＤＳＰ６２にデータを転送する場合の
実施例である。同図中、ＤＳＰ６２が前記図１の同期回
路２６に対応する。そして、図１のそれ以外の回路はＤ
ＳＰ６０に内蔵されている。この実施例によれば、ＤＳ
Ｐ６２側からＤＳＰ６０側にクロックＢ，転送信号ＳＰ
がそれぞれ供給され、これによってＤＳＰ６０からＤＳ
Ｐ６２にデータ信号ＳＤが転送される。基本的な動作
は、上述した通りである。

【００３６】図５に示す第３実施例では、外部から供給
される転送信号ＳＰに基づいてＤＳＰ７０からディスプ
レイ７２に直接データ信号ＳＤが転送される。図６に示
す第４実施例では、クロックの異なるシステム８２，８
４，８６の転送信号ＳＰ１，ＳＰ２，ＳＰ３の各出力側
及びクロックＢ１，Ｂ２，Ｂ３の各出力側がセレクタ８
８に接続されている。そして、セレクタ８８の転送信号
ＳＰ，クロックＢの出力側がＤＳＰ８０に接続されてい
る。また、ＤＳＰ８０のデータ信号ＳＤの出力側が、各
システム８２，８４，８６のデータ入力側に接続されて
いる。

【００３７】この実施例によれば、セレクタ８８によっ
て選択されたシステムの転送信号及びクロックがＤＳＰ
８０に供給され、これに基づいてＤＳＰ８０から出力さ
れたデータ信号ＳＤが各システムに供給される。そし
て、該当するシステムにおいてその取込みが行われる。
前記図１に示した回路は、（１）式の条件を満たす各種
のクロックに適用できるので、この第４実施例のよう
に、クロックの異なる複数のシステムにデータを供給す
る場合にも本発明は有効である。

【００３８】＜他の実施例＞なお、本発明は、何ら上記
実施例に限定されるものではなく、例えば前記実施例で
はラッチ回路やマルチプレクサなどを利用したが、回路
構成は同様の作用を奏するように種々設計変更が可能で
ある。

【００３９】

【発明の効果】以上説明したように、本発明によるデー
タ転送回路によれば、２つのクロック間の周波数の相違
による転送エラーと位相の相異による転送エラーとを個
別的にタイミング調整して回避することとしたので、２
ポートＲＡＭを用いることなく、異なるクロック間のデ
ータ転送をエラーなく行うことができ、各種の回路への
適用にも好都合であるという効果がある。

【図面の簡単な説明】

【図１】本発明によるデータ転送回路の第１実施例を示
す回路構成図である。

【図２】前記実施例の動作を示すタイムチャートであ
る。

【図３】前記実施例の作用を示す説明図である。

【図４】本発明の第２実施例を示す構成図である。

【図５】本発明の第３実施例を示す構成図である。

【図６】本発明の第４実施例を示す構成図である。

【図７】従来のデータ転送回路の一例を示す構成図であ
る。

【符号の説明】

１０，１２，３０，３２，３４，３６…ラッチ回路（第
１のタイミング調整手段） １４，１６，１８…ラッチ回路（第２のタイミング調整
手段） ２０，４０，４２，４４，４６…ラッチ回路（第２のタ
イミング調整手段） ２２…パルス回路（第１のタイミング調整手段） ２４…カウンタ（第２のタイミング調整手段） ２６…同期回路（第２の装置） ３８…同期回路（第１の装置） ５０，５４…ＥＸＯＲゲート（第１のタイミング調整手
段） ５２…マルチプレクサ（第１のタイミング調整手段） ５６…マルチプレクサ（第２のタイミング調整手段） Ａ…クロック（第１のクロック） Ｂ…クロック（第２のクロック） ＣＡ，ＣＢ…コントロール信号 ＳＡ，ＳＢ…信号 ＳＣ，ＳＤ…データ信号 ＳＥ…イネーブル信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のクロックに基づいて動作する第１
   の装置から出力されるデータを、第１のクロックの周波
   数ｆ1に対してｆ1≧ｆ2＞０（Ｈｚ）の条件を満たす周
   波数ｆ2の第２のクロックに基づいて動作する第２の装
   置に転送するデータ転送回路において、 前記第１及び第２のクロックの周波数の相違に起因する
   転送エラーを防止するために前記第１の装置からのデー
   タ出力を制御する第１のタイミング調整手段と、前記第
   １及び第２のクロックの位相の相違に起因する転送エラ
   ーを防止するために前記第１の装置から出力されたデー
   タの第２の装置に対する入力を制御する第２のタイミン
   グ調整手段とを備えたことを特徴とするデータ転送回
   路。