JPH05260029A - クロック乗換回路 - Google Patents
クロック乗換回路Info
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- JPH05260029A JPH05260029A JP4057656A JP5765692A JPH05260029A JP H05260029 A JPH05260029 A JP H05260029A JP 4057656 A JP4057656 A JP 4057656A JP 5765692 A JP5765692 A JP 5765692A JP H05260029 A JPH05260029 A JP H05260029A
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- serial
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Abstract
(57)【要約】
【目的】 送信クロック信号からシステムクロック信号
に乗換えるクロック乗換回路に関し、ジッタを含む場合
でも簡単な構成でクロック乗換えを行わせる。 【構成】 送信クロック信号ＴＣＫの位相で送信された
直列データＴＤを、少なくとも３並列に並列変換するシ
フトレジスタ等からなる直列並列変換部１と、送信クロ
ック信号ＴＣＫを並列数に対応して分周して、直列並列
変換部１に加える並列変換タイミング信号ＴＳ１を作成
し、且つ送信クロック信号ＴＣＫとシステムクロック信
号ＳＣＫとの位相を比較し、位相差が所定値を超えた時
に、システムクロック信号ＳＣＫを分周して得られたタ
イミング信号ＴＳ２の位相を変更する乗換制御部２と、
直列並列変化部１からの並列データＰＤ１を、乗換制御
部２からのタイミング信号ＴＳ２によってラッチし、ラ
ッチ出力の並列データＰＤ２を処理回路４に加える乗換
部３とを備えている。
に乗換えるクロック乗換回路に関し、ジッタを含む場合
でも簡単な構成でクロック乗換えを行わせる。 【構成】 送信クロック信号ＴＣＫの位相で送信された
直列データＴＤを、少なくとも３並列に並列変換するシ
フトレジスタ等からなる直列並列変換部１と、送信クロ
ック信号ＴＣＫを並列数に対応して分周して、直列並列
変換部１に加える並列変換タイミング信号ＴＳ１を作成
し、且つ送信クロック信号ＴＣＫとシステムクロック信
号ＳＣＫとの位相を比較し、位相差が所定値を超えた時
に、システムクロック信号ＳＣＫを分周して得られたタ
イミング信号ＴＳ２の位相を変更する乗換制御部２と、
直列並列変化部１からの並列データＰＤ１を、乗換制御
部２からのタイミング信号ＴＳ２によってラッチし、ラ
ッチ出力の並列データＰＤ２を処理回路４に加える乗換
部３とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、送信クロック信号から
システムクロック信号に乗換えるクロック乗換回路に関
する。データ伝送システムに於いては、送信側と受信側
とのクロック信号は、周波数が同一であっても位相が相
違する場合が一般的であるから、送信側からのデータを
受信側のシステムクロック信号に乗換える必要がある。
このようなクロック乗換えの為の構成を簡単化すること
が要望されている。
システムクロック信号に乗換えるクロック乗換回路に関
する。データ伝送システムに於いては、送信側と受信側
とのクロック信号は、周波数が同一であっても位相が相
違する場合が一般的であるから、送信側からのデータを
受信側のシステムクロック信号に乗換える必要がある。
このようなクロック乗換えの為の構成を簡単化すること
が要望されている。
【０００２】
【従来の技術】従来例のデータ伝送システムに於いて
は、送信側から送信クロック信号に同期してデータを直
列に送出し、受信側では受信した直列データからクロッ
ク信号を抽出し、そのクロック信号に従ってメモリに直
列データを書込み、受信側のシステムクロック信号に従
ってメモリからデータを読出すことにより、送信クロッ
ク信号からシステムクロック信号への乗換えを行う構成
が一般的である。その場合のメモリとしては、例えば、
ＦＩＦＯメモリが用いられる。又ジッタを含まない場合
は、送信クロック信号と受信側のシステムクロック信号
との位相を、遅延回路の遅延時間を調整する構成が採用
されている。
は、送信側から送信クロック信号に同期してデータを直
列に送出し、受信側では受信した直列データからクロッ
ク信号を抽出し、そのクロック信号に従ってメモリに直
列データを書込み、受信側のシステムクロック信号に従
ってメモリからデータを読出すことにより、送信クロッ
ク信号からシステムクロック信号への乗換えを行う構成
が一般的である。その場合のメモリとしては、例えば、
ＦＩＦＯメモリが用いられる。又ジッタを含まない場合
は、送信クロック信号と受信側のシステムクロック信号
との位相を、遅延回路の遅延時間を調整する構成が採用
されている。
【０００３】
【発明が解決しようとする問題点】前述の従来例に於け
るＦＩＦＯメモリ等のメモリを用いた構成は、書込みや
読出しのアドレス制御等の構成を含むことになるから、
構成が複雑化すると共に、高速データ伝送システムに於
いては、高速動作のメモリを必要とするから高価な構成
となる欠点がある。又遅延回路のみを用いて位相調整を
行う構成は、比較的簡単であるが、位相調整作業が煩雑
であると共に、ジッタを含む場合には適用できない欠点
がある。本発明は、簡単な構成で送信クロック信号から
システムクロック信号に乗換えを行わせることを目的と
する。
るＦＩＦＯメモリ等のメモリを用いた構成は、書込みや
読出しのアドレス制御等の構成を含むことになるから、
構成が複雑化すると共に、高速データ伝送システムに於
いては、高速動作のメモリを必要とするから高価な構成
となる欠点がある。又遅延回路のみを用いて位相調整を
行う構成は、比較的簡単であるが、位相調整作業が煩雑
であると共に、ジッタを含む場合には適用できない欠点
がある。本発明は、簡単な構成で送信クロック信号から
システムクロック信号に乗換えを行わせることを目的と
する。
【０００４】
【課題を解決するための手段】本発明のクロック乗換回
路は、図１を参照して説明すると、送信クロック信号Ｔ
ＣＫの位相で送信された直列データＴＤを、少なくとも
３並列に並列変換する直列並列変換部（Ｓ／Ｐ）１と、
送信クロック信号ＴＣＫを分周して直列並列変換部１の
並列変換タイミング信号ＴＳ１を作成し、且つ送信クロ
ック信号ＴＣＫとシステムクロック信号ＳＣＫとの位相
を比較して、システムクロック信号ＳＣＫを分周して得
られるタイミング信号ＴＳ２の位相を変更する乗換制御
部２と、直列並列変換部１からの並列データＰＤ１を、
乗換制御部２からのタイミング信号ＴＳ２によってラッ
チすることにより、送信クロック信号ＴＣＫからシステ
ムクロック信号ＳＣＫに乗換えたデータＰＤ２とする乗
換部３とを備えている。クロック乗換えを行った並列デ
ータＰＤ２はデータを処理する処理回路４等に転送され
る。
路は、図１を参照して説明すると、送信クロック信号Ｔ
ＣＫの位相で送信された直列データＴＤを、少なくとも
３並列に並列変換する直列並列変換部（Ｓ／Ｐ）１と、
送信クロック信号ＴＣＫを分周して直列並列変換部１の
並列変換タイミング信号ＴＳ１を作成し、且つ送信クロ
ック信号ＴＣＫとシステムクロック信号ＳＣＫとの位相
を比較して、システムクロック信号ＳＣＫを分周して得
られるタイミング信号ＴＳ２の位相を変更する乗換制御
部２と、直列並列変換部１からの並列データＰＤ１を、
乗換制御部２からのタイミング信号ＴＳ２によってラッ
チすることにより、送信クロック信号ＴＣＫからシステ
ムクロック信号ＳＣＫに乗換えたデータＰＤ２とする乗
換部３とを備えている。クロック乗換えを行った並列デ
ータＰＤ２はデータを処理する処理回路４等に転送され
る。
【０００５】
【作用】直列並列変換部（Ｓ／Ｐ）１は、例えば、シフ
トレジスタにより構成され、送信クロック信号ＴＣＫに
従って直列データＴＤをシフトし、乗換制御部２から変
換並列数に対応して送信クロック信号ＴＣＫを分周して
得られた並列変換タイミング信号ＴＳ１によって並列デ
ータＰＤ１を出力する。この並列データＰＤ１は送信ク
ロック信号ＴＣＫの位相のものであり、乗換部３に入力
される。乗換制御部２は、システムクロック信号ＳＣＫ
と送信クロック信号ＴＣＫとの位相を比較し、システム
クロック信号ＳＣＫを分周して得られるタイミング信号
ＴＳ２の位相を変更して乗換部３に加える。このタイミ
ング信号ＴＳ２は、並列データＰＤ１をラッチするタイ
ミング信号であり、並列データＰＤ１はシステムクロッ
ク信号ＳＣＫの位相に同期したものとなり、処理回路４
等に入力されて、データ処理が行われる。
トレジスタにより構成され、送信クロック信号ＴＣＫに
従って直列データＴＤをシフトし、乗換制御部２から変
換並列数に対応して送信クロック信号ＴＣＫを分周して
得られた並列変換タイミング信号ＴＳ１によって並列デ
ータＰＤ１を出力する。この並列データＰＤ１は送信ク
ロック信号ＴＣＫの位相のものであり、乗換部３に入力
される。乗換制御部２は、システムクロック信号ＳＣＫ
と送信クロック信号ＴＣＫとの位相を比較し、システム
クロック信号ＳＣＫを分周して得られるタイミング信号
ＴＳ２の位相を変更して乗換部３に加える。このタイミ
ング信号ＴＳ２は、並列データＰＤ１をラッチするタイ
ミング信号であり、並列データＰＤ１はシステムクロッ
ク信号ＳＣＫの位相に同期したものとなり、処理回路４
等に入力されて、データ処理が行われる。
【０００６】
【実施例】図２は本発明の実施例の乗換部の要部ブロッ
ク図であり、１１はＳ／Ｐタイミング生成部、１２はク
ロック乗換異常検出部、１３はリセットタイミング発生
部、１４は乗換タイミング生成部、１５，１７はフリッ
プフロップ、１６はアンド回路、１８は分周回路であ
る。又フリップフロップ１５，１７のＳはセット端子、
Ｒはリセット端子、ＣＫはクロック端子、Ｑは非反転の
出力端子、ＸＱは反転出力端子で、図１に於ける乗換制
御部２の要部を示すものである。
ク図であり、１１はＳ／Ｐタイミング生成部、１２はク
ロック乗換異常検出部、１３はリセットタイミング発生
部、１４は乗換タイミング生成部、１５，１７はフリッ
プフロップ、１６はアンド回路、１８は分周回路であ
る。又フリップフロップ１５，１７のＳはセット端子、
Ｒはリセット端子、ＣＫはクロック端子、Ｑは非反転の
出力端子、ＸＱは反転出力端子で、図１に於ける乗換制
御部２の要部を示すものである。
【０００７】図１に於ける直列並列変換部１に於いて、
例えば、直列データＴＤを３並列に変換する場合、Ｓ／
Ｐタイミング生成部１１は、送信クロック信号ＴＣＫを
３分周して並列変換タイミング信号ＴＳ１を出力する。
従って、直列並列変換部１をシフトレジスタにより構成
した場合、直列データＴＤを３ビット分シフトする毎
に、３ビット並列に出力される。又図１に於ける乗換部
３は、直列並列変換部１により３並列に変換された並列
データＰＤ１をラッチする３個のフリップフロップのみ
から構成される。
例えば、直列データＴＤを３並列に変換する場合、Ｓ／
Ｐタイミング生成部１１は、送信クロック信号ＴＣＫを
３分周して並列変換タイミング信号ＴＳ１を出力する。
従って、直列並列変換部１をシフトレジスタにより構成
した場合、直列データＴＤを３ビット分シフトする毎
に、３ビット並列に出力される。又図１に於ける乗換部
３は、直列並列変換部１により３並列に変換された並列
データＰＤ１をラッチする３個のフリップフロップのみ
から構成される。
【０００８】又クロック乗換異常検出部１２は、送信ク
ロック信号ＴＣＫとシステムクロック信号ＳＣＫとの位
相差が所定値以上の場合に異常検出信号を出力し、その
異常検出信号をリセットタイミング発生部１３のフリッ
プフロップ１５のセット端子Ｓに入力する。その時、フ
リップフロップ１７はリセット状態であるから、反転出
力端子ＸＱは“１”であり、フリップフロップ１５がセ
ットされて出力端子Ｑが“１”となると、アンド回路１
６の出力信号が“１”となり、システムクロック信号Ｓ
ＣＫのタイミングでフリップフロップ１７はセットされ
る。
ロック信号ＴＣＫとシステムクロック信号ＳＣＫとの位
相差が所定値以上の場合に異常検出信号を出力し、その
異常検出信号をリセットタイミング発生部１３のフリッ
プフロップ１５のセット端子Ｓに入力する。その時、フ
リップフロップ１７はリセット状態であるから、反転出
力端子ＸＱは“１”であり、フリップフロップ１５がセ
ットされて出力端子Ｑが“１”となると、アンド回路１
６の出力信号が“１”となり、システムクロック信号Ｓ
ＣＫのタイミングでフリップフロップ１７はセットされ
る。
【０００９】従って、フリップフロップ１７の出力端子
Ｑは“１”となり、その出力信号がフリップフロップ１
５のリセット端子Ｒに加えられて、フリップフロップ１
５はリセットされ、又その出力信号が乗換タイミング生
成部１４の分周回路１８のリセット端子Ｒに加えられ
て、システムクロック信号ＳＣＫを３分周したタイミン
グ信号ＴＳ２の位相が変化することになる。
Ｑは“１”となり、その出力信号がフリップフロップ１
５のリセット端子Ｒに加えられて、フリップフロップ１
５はリセットされ、又その出力信号が乗換タイミング生
成部１４の分周回路１８のリセット端子Ｒに加えられ
て、システムクロック信号ＳＣＫを３分周したタイミン
グ信号ＴＳ２の位相が変化することになる。
【００１０】図３は本発明の実施例の動作説明図であ
り、（ａ）は送信クロック信号ＴＣＫ、（ｂ）は並列変
換タイミング信号ＴＳ１、（ｃ）はシステムクロック信
号ＳＣＫ、（ｄ）はクロック乗換異常検出部１２からの
異常検出信号、（ｅ）はフリップフロップ１５の出力端
子Ｑからの出力信号、（ｆ）はアンド回路１６の出力信
号、（ｇ）はフリップフロップ１７の出力端子Ｑからの
出力信号、（ｈ）は乗換タイミング生成部１４からのタ
イミング信号ＴＳ２、（ｉ）は直列並列変換部１により
変換された並列データＰＤ１、（ｊ）は乗換部３からの
並列データＰＤ２の一例を示す。
り、（ａ）は送信クロック信号ＴＣＫ、（ｂ）は並列変
換タイミング信号ＴＳ１、（ｃ）はシステムクロック信
号ＳＣＫ、（ｄ）はクロック乗換異常検出部１２からの
異常検出信号、（ｅ）はフリップフロップ１５の出力端
子Ｑからの出力信号、（ｆ）はアンド回路１６の出力信
号、（ｇ）はフリップフロップ１７の出力端子Ｑからの
出力信号、（ｈ）は乗換タイミング生成部１４からのタ
イミング信号ＴＳ２、（ｉ）は直列並列変換部１により
変換された並列データＰＤ１、（ｊ）は乗換部３からの
並列データＰＤ２の一例を示す。
【００１１】（ａ）に示す送信クロック信号ＴＣＫは、
Ｓ／Ｐタイミング生成部１１により３分周されて（ｂ）
に示す並列変換タイミング信号ＴＳ１となる。この並列
変換タイミング信号ＴＳ１に従って（ｉ）に示す並列デ
ータＰＤ１が乗換部３に加えられる。送信クロック信号
ＴＣＫとシステムクロック信号ＳＣＫとの位相が所定値
以上となって、クロック乗換異常検出部１２から（ｄ）
に示す異常検出信号が出力されると、（ｅ）に示すよう
にフリップフロップ１５がセットされて、その出力端子
Ｑからの信号は“１”となる。
Ｓ／Ｐタイミング生成部１１により３分周されて（ｂ）
に示す並列変換タイミング信号ＴＳ１となる。この並列
変換タイミング信号ＴＳ１に従って（ｉ）に示す並列デ
ータＰＤ１が乗換部３に加えられる。送信クロック信号
ＴＣＫとシステムクロック信号ＳＣＫとの位相が所定値
以上となって、クロック乗換異常検出部１２から（ｄ）
に示す異常検出信号が出力されると、（ｅ）に示すよう
にフリップフロップ１５がセットされて、その出力端子
Ｑからの信号は“１”となる。
【００１２】その時、フリップフロップ１７の反転出力
端子ＸＱからの信号は“１”であるから、アンド回路１
６の出力信号は“１”となり、その出力信号がフリップ
フロップ１７のデータ端子Ｄに加えられるから、システ
ムクロック信号ＳＣＫのタイミングでフリップフロップ
１７はセットされ、その反転出力端子ＸＱは“０”とな
る。又出力端子Ｑは（ｇ）に示すように“１”となり、
分周回路１８のリセット端子Ｒ及びフリップフロップ１
５のリセット端子Ｒにそれぞれ加えられ、分周回路１８
及びフリップフロップ１５はリセットされる。
端子ＸＱからの信号は“１”であるから、アンド回路１
６の出力信号は“１”となり、その出力信号がフリップ
フロップ１７のデータ端子Ｄに加えられるから、システ
ムクロック信号ＳＣＫのタイミングでフリップフロップ
１７はセットされ、その反転出力端子ＸＱは“０”とな
る。又出力端子Ｑは（ｇ）に示すように“１”となり、
分周回路１８のリセット端子Ｒ及びフリップフロップ１
５のリセット端子Ｒにそれぞれ加えられ、分周回路１８
及びフリップフロップ１５はリセットされる。
【００１３】分周回路１８がリセットされることによ
り、システムクロック信号ＳＣＫの分周出力のタイミン
グ信号ＴＳ２は、その立上りが並列データＰＤ１の時間
のほぼ中央の時間位置となり、乗換部３に於いては、シ
ステムクロック信号ＳＣＫに位相が同期した（ｊ）に示
す並列データＰＤ２を出力することができる。この場
合、直列データＴＤを３並列に変換しているから、送信
クロック信号ＴＣＫとシステムクロック信号ＳＣＫとの
位相差が大きくなっても、並列データＰＤ１の時間長の
中央位置を中心とした送信クロック信号ＴＣＫの１クロ
ック信号以内の範囲に、タイミング信号ＴＳ２の立上り
位相に変更することができる。即ち、ジッタが大きくな
っても、システムクロック信号ＳＣＫの位相に同期した
並列データＰＤ２を得ることができる。
り、システムクロック信号ＳＣＫの分周出力のタイミン
グ信号ＴＳ２は、その立上りが並列データＰＤ１の時間
のほぼ中央の時間位置となり、乗換部３に於いては、シ
ステムクロック信号ＳＣＫに位相が同期した（ｊ）に示
す並列データＰＤ２を出力することができる。この場
合、直列データＴＤを３並列に変換しているから、送信
クロック信号ＴＣＫとシステムクロック信号ＳＣＫとの
位相差が大きくなっても、並列データＰＤ１の時間長の
中央位置を中心とした送信クロック信号ＴＣＫの１クロ
ック信号以内の範囲に、タイミング信号ＴＳ２の立上り
位相に変更することができる。即ち、ジッタが大きくな
っても、システムクロック信号ＳＣＫの位相に同期した
並列データＰＤ２を得ることができる。
【００１４】図４は本発明の実施例のブロック図であ
り、３１はＳ／Ｐタイミング生成部、３２はクロック乗
換異常検出部、３３はリセットタイミング発生部、３４
は乗換タイミング生成部、３５は直列並列変換部（Ｓ／
Ｐ）、３６は分周回路、３７，３８はフリップフロップ
（ＦＦ）、３９は処理回路、４０はフレーム異常検出部
である。
り、３１はＳ／Ｐタイミング生成部、３２はクロック乗
換異常検出部、３３はリセットタイミング発生部、３４
は乗換タイミング生成部、３５は直列並列変換部（Ｓ／
Ｐ）、３６は分周回路、３７，３８はフリップフロップ
（ＦＦ）、３９は処理回路、４０はフレーム異常検出部
である。
【００１５】直列並列変換部３５は３ビットのシフトレ
ジスタにより構成され、直列データＴＤが送信クロック
信号ＴＣＫに従ってシフトされる。又Ｓ／Ｐタイミング
生成部３１は、フレーム信号ＦＳを基に送信クロック信
号ＴＣＫを３分周し、直列並列変換部３５に並列変換タ
イミング信号ＴＳ１を加える。又フレーム信号ＦＳも分
周回路３６により３分周する。フリップフロップ３７
は、直列並列変換部３５からの３並列データをラッチす
る３個のフリップフロップから構成され、又フリップフ
ロップ３８は３分周されたフレーム信号ＦＳをラッチす
る１個のフリップフロップから構成されている。
ジスタにより構成され、直列データＴＤが送信クロック
信号ＴＣＫに従ってシフトされる。又Ｓ／Ｐタイミング
生成部３１は、フレーム信号ＦＳを基に送信クロック信
号ＴＣＫを３分周し、直列並列変換部３５に並列変換タ
イミング信号ＴＳ１を加える。又フレーム信号ＦＳも分
周回路３６により３分周する。フリップフロップ３７
は、直列並列変換部３５からの３並列データをラッチす
る３個のフリップフロップから構成され、又フリップフ
ロップ３８は３分周されたフレーム信号ＦＳをラッチす
る１個のフリップフロップから構成されている。
【００１６】クロック乗換異常検出部３２は、前述のよ
うに、送信クロック信号ＴＣＫとシステムクロック信号
ＳＣＫとの位相差が所定値以上の時に異常検出信号をリ
セットタイミング発生部３３に加える。又フレーム異常
検出部４０は、フレーム信号ＦＳが所定のフレーム周期
であるか否かを検出し、所定のフレーム周期でない場合
に異常検出信号をリセットタイミング発生部３３に加え
る。
うに、送信クロック信号ＴＣＫとシステムクロック信号
ＳＣＫとの位相差が所定値以上の時に異常検出信号をリ
セットタイミング発生部３３に加える。又フレーム異常
検出部４０は、フレーム信号ＦＳが所定のフレーム周期
であるか否かを検出し、所定のフレーム周期でない場合
に異常検出信号をリセットタイミング発生部３３に加え
る。
【００１７】リセットタイミング発生部３３は、クロッ
ク乗換異常検出部３２又はフレーム異常検出部４０から
の異常検出信号が加えられると、システムクロック信号
ＳＣＫを３分周してタイミング信号ＴＳ２をフリップフ
ロップ３７，３８に加える乗換タイミング生成部３４に
リセット信号を加える。それによって、タイミング信号
ＴＳ２の位相が変更されて、並列データＰＤ１及び分周
フレーム信号がフリップフロップ３７，３８にラッチさ
れるから、ラッチ出力の並列データＰＤ２及び分周フレ
ーム信号は、送信クロック信号ＴＣＫのジッタが吸収さ
れ、且つシステムクロック信号ＳＣＫに同期したものと
なり、処理回路３９に加えられる。従って、処理回路３
９は、システムクロック信号ＳＣＫに同期した並列デー
タＰＤ２を分周フレーム信号を基に処理することができ
る。
ク乗換異常検出部３２又はフレーム異常検出部４０から
の異常検出信号が加えられると、システムクロック信号
ＳＣＫを３分周してタイミング信号ＴＳ２をフリップフ
ロップ３７，３８に加える乗換タイミング生成部３４に
リセット信号を加える。それによって、タイミング信号
ＴＳ２の位相が変更されて、並列データＰＤ１及び分周
フレーム信号がフリップフロップ３７，３８にラッチさ
れるから、ラッチ出力の並列データＰＤ２及び分周フレ
ーム信号は、送信クロック信号ＴＣＫのジッタが吸収さ
れ、且つシステムクロック信号ＳＣＫに同期したものと
なり、処理回路３９に加えられる。従って、処理回路３
９は、システムクロック信号ＳＣＫに同期した並列デー
タＰＤ２を分周フレーム信号を基に処理することができ
る。
【００１８】前述の実施例は、直列並列変換部１，３５
に於いて３並列に変換する場合を示すが、本発明は、３
並列以上の並列数に変換する場合に総て適用可能であ
り、その場合、Ｓ／Ｐタイミング生成部１１，３１は、
並列数に対応した分周比で送信クロック信号ＴＣＫを分
周すれば良いことになり、又乗換部３は、並列数に対応
した個数のフリップフロップを設ければ良いことにな
る。従って、ＦＩＦＯメモリ等を用いることなく、送信
クロック信号ＴＣＫからシステムクロック信号ＳＣＫに
乗換えることができる。又並列データＰＤ２をシステム
クロック信号ＳＣＫに従って直列データに変換すること
も可能であり、送信クロック信号ＴＣＫに同期した直列
データＴＤを、システムクロック信号ＳＣＫに同期した
直列データとして処理することも可能となる。その他、
本発明は、前述の実施例にのみ限定されることなく、種
々付加，変更することができるものである。
に於いて３並列に変換する場合を示すが、本発明は、３
並列以上の並列数に変換する場合に総て適用可能であ
り、その場合、Ｓ／Ｐタイミング生成部１１，３１は、
並列数に対応した分周比で送信クロック信号ＴＣＫを分
周すれば良いことになり、又乗換部３は、並列数に対応
した個数のフリップフロップを設ければ良いことにな
る。従って、ＦＩＦＯメモリ等を用いることなく、送信
クロック信号ＴＣＫからシステムクロック信号ＳＣＫに
乗換えることができる。又並列データＰＤ２をシステム
クロック信号ＳＣＫに従って直列データに変換すること
も可能であり、送信クロック信号ＴＣＫに同期した直列
データＴＤを、システムクロック信号ＳＣＫに同期した
直列データとして処理することも可能となる。その他、
本発明は、前述の実施例にのみ限定されることなく、種
々付加，変更することができるものである。
【００１９】
【発明の効果】以上説明したように、本発明は、直列デ
ータＴＤを並列変換する直列並列変換部１と、送信クロ
ック信号ＴＣＫを分周して直列並列変換部１の並列変換
タイミング信号ＴＳ１を作成し、送信クロック信号ＴＣ
Ｋとシステムクロック信号ＳＣＫとの位相が所定値を超
えた時に、システムクロック信号ＳＣＫを分周して得ら
れるタイミング信号ＴＳ２の位相を変更する乗換制御部
２と、乗換部３とを備えたものであり、直列並列変換部
１は、構成が簡単なシフトレジスタを用いることがで
き、又乗換部３は、並列データをラッチする並列ビット
数のフリップフロップにより構成することができるか
ら、ＦＩＦＯメモリ等を用いた従来例に比較して構成が
簡単となる利点がある。
ータＴＤを並列変換する直列並列変換部１と、送信クロ
ック信号ＴＣＫを分周して直列並列変換部１の並列変換
タイミング信号ＴＳ１を作成し、送信クロック信号ＴＣ
Ｋとシステムクロック信号ＳＣＫとの位相が所定値を超
えた時に、システムクロック信号ＳＣＫを分周して得ら
れるタイミング信号ＴＳ２の位相を変更する乗換制御部
２と、乗換部３とを備えたものであり、直列並列変換部
１は、構成が簡単なシフトレジスタを用いることがで
き、又乗換部３は、並列データをラッチする並列ビット
数のフリップフロップにより構成することができるか
ら、ＦＩＦＯメモリ等を用いた従来例に比較して構成が
簡単となる利点がある。
【００２０】又乗換制御部２は、フリップフロップやゲ
ート回路等の論理回路によって構成することができるか
ら、直列並列変換部１と乗換部３とを含めて集積回路化
することも容易となり、且つ高速データ伝送システムに
於いても、直列並列変換部１により並列に変換して処理
するから、比較的動作速度が遅い回路素子で実現できる
ことになり、コストダウンを図ることができる利点もあ
る。
ート回路等の論理回路によって構成することができるか
ら、直列並列変換部１と乗換部３とを含めて集積回路化
することも容易となり、且つ高速データ伝送システムに
於いても、直列並列変換部１により並列に変換して処理
するから、比較的動作速度が遅い回路素子で実現できる
ことになり、コストダウンを図ることができる利点もあ
る。
【図１】本発明の原理説明図である。
【図２】本発明の実施例の乗換制御部の要部ブロック図
である。
である。
【図３】本発明の実施例の動作説明図である。
【図４】本発明の実施例のブロック図である。
１ 直列並列変換部（Ｓ／Ｐ） ２ 乗換制御部 ３ 乗換部 ４ 処理回路
Claims (1)
- 【請求項１】 送信クロック信号の位相で送信された直
列データを、少なくとも３並列に並列変換する直列並列
変換部（１）と、 前記送信クロック信号を分周して前記直列並列変換部
（１）の並列変換タイミング信号を作成し、且つ前記送
信クロック信号とシステムクロック信号との位相を比較
し、該システムクロック信号を分周して得られたタイミ
ング信号の位相を変更する乗換制御部（２）と、 前記直列並列変換部（１）からの並列データを、前記乗
換制御部（２）からの前記タイミング信号によってラッ
チし、前記送信クロック信号から前記システムクロック
信号に乗換えたデータとする乗換部（３）とを備えたこ
とを特徴とするクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057656A JPH05260029A (ja) | 1992-03-16 | 1992-03-16 | クロック乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057656A JPH05260029A (ja) | 1992-03-16 | 1992-03-16 | クロック乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05260029A true JPH05260029A (ja) | 1993-10-08 |
Family
ID=13061949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057656A Withdrawn JPH05260029A (ja) | 1992-03-16 | 1992-03-16 | クロック乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05260029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016096537A (ja) * | 2014-11-10 | 2016-05-26 | インテル コーポレイション | リンクレイヤ信号同期 |
| JP2022505662A (ja) * | 2018-10-24 | 2022-01-14 | マジック リープ， インコーポレイテッド | 非同期ａｓｉｃ |
-
1992
- 1992-03-16 JP JP4057656A patent/JPH05260029A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016096537A (ja) * | 2014-11-10 | 2016-05-26 | インテル コーポレイション | リンクレイヤ信号同期 |
| JP2022505662A (ja) * | 2018-10-24 | 2022-01-14 | マジック リープ， インコーポレイテッド | 非同期ａｓｉｃ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |