JPH0123952B2 - - Google Patents
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- JPH0123952B2 JPH0123952B2 JP56065211A JP6521181A JPH0123952B2 JP H0123952 B2 JPH0123952 B2 JP H0123952B2 JP 56065211 A JP56065211 A JP 56065211A JP 6521181 A JP6521181 A JP 6521181A JP H0123952 B2 JPH0123952 B2 JP H0123952B2
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- polycrystalline silicon
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- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、バイポーラ型の半導体集積回路装
置の製造方法に関するものである。
置の製造方法に関するものである。
バイポーラ型半導体集積回路装置の製造におい
て、トランジスタのベース面積を縮小させること
は、集積度を上げる効果のみならず、容量低減化
と相まつて素子の高速化を期待できることが知ら
れている。
て、トランジスタのベース面積を縮小させること
は、集積度を上げる効果のみならず、容量低減化
と相まつて素子の高速化を期待できることが知ら
れている。
そこで、先に同発明者らは、多結晶シリコンを
引出しベース電極として用いることにより、電極
配線のパターン余裕を減じることなくベース面積
の縮小を達成する方法を開発した。
引出しベース電極として用いることにより、電極
配線のパターン余裕を減じることなくベース面積
の縮小を達成する方法を開発した。
しかるに、この方法をもつてしても、エミツタ
コンタクトとベースコンタクトの間隔がマスク合
せ余裕で規定されるため縮小化には限界があつ
た。
コンタクトとベースコンタクトの間隔がマスク合
せ余裕で規定されるため縮小化には限界があつ
た。
この発明は上記の点に鑑みなされたもので、エ
ミツタコンタクトとベースコンタクトの間隔をサ
ブミクロンとすることができ、しかもベース領域
中にエミツタ領域を形成する際の合せ余裕を全く
考慮する必要がないため、ベース領域の大幅な縮
小が可能であり、高集積化とともに素子の高速化
を達成できる半導体集積回路装置の製造方法を提
供することを目的とする。
ミツタコンタクトとベースコンタクトの間隔をサ
ブミクロンとすることができ、しかもベース領域
中にエミツタ領域を形成する際の合せ余裕を全く
考慮する必要がないため、ベース領域の大幅な縮
小が可能であり、高集積化とともに素子の高速化
を達成できる半導体集積回路装置の製造方法を提
供することを目的とする。
以下この発明の実施例を第１図ないし第１１図
を参照して説明する。
を参照して説明する。
第１図において、１はＰ型シリコン基板であ
り、まず、このシリコン基板１上にN+埋込み層
２を形成する。次に、シリコン基板１上にＮ型エ
ピタキシヤル層３を形成する。しかる後、エピタ
キシヤル層３の選択された表面に、熱成長シリコ
ン酸化膜４と窒化シリコン膜５からなる選択酸化
のためのマスク層６を形成する。そして、表面に
窒化シリコン層５を有しないエピタキシヤル層３
をエツチングして図示しない溝を形成した後、酸
化処理することにより、溝に対応する部分に分離
酸化膜７を形成する。第１図は、この分離酸化膜
７の形成工程までを終了した状態を示している。
り、まず、このシリコン基板１上にN+埋込み層
２を形成する。次に、シリコン基板１上にＮ型エ
ピタキシヤル層３を形成する。しかる後、エピタ
キシヤル層３の選択された表面に、熱成長シリコ
ン酸化膜４と窒化シリコン膜５からなる選択酸化
のためのマスク層６を形成する。そして、表面に
窒化シリコン層５を有しないエピタキシヤル層３
をエツチングして図示しない溝を形成した後、酸
化処理することにより、溝に対応する部分に分離
酸化膜７を形成する。第１図は、この分離酸化膜
７の形成工程までを終了した状態を示している。
次に、マスク層６を除去した後、図示しないデ
イープコレクタ領域を形成する。
イープコレクタ領域を形成する。
次に、上記デイープコレクタ領域形成時にエピ
タキシヤル層３の表面に形成された図示しない酸
化膜を除去した後、露出したエピタキシヤル層３
の表面および分離酸化膜７の表面に、第２図に示
すようにノンドープの第１の多結晶シリコン層８
を形成する。さらに、この第１の多結晶シリコン
層８の表面に窒化シリコン層９、この窒化シリコ
ン層９の表面に酸化シリコン層１０、この酸化シ
リコン層１０の表面に多結晶シリコンからなる第
１のマスク層１１を順次形成する。ここで、第１
の多結晶シリコン層８は約1000Å厚、第１のマス
ク層１１は約3000Å厚に各々形成される。一方、
窒化シリコン層９と酸化シリコン層１０は各々約
3000Å厚に形成される。
タキシヤル層３の表面に形成された図示しない酸
化膜を除去した後、露出したエピタキシヤル層３
の表面および分離酸化膜７の表面に、第２図に示
すようにノンドープの第１の多結晶シリコン層８
を形成する。さらに、この第１の多結晶シリコン
層８の表面に窒化シリコン層９、この窒化シリコ
ン層９の表面に酸化シリコン層１０、この酸化シ
リコン層１０の表面に多結晶シリコンからなる第
１のマスク層１１を順次形成する。ここで、第１
の多結晶シリコン層８は約1000Å厚、第１のマス
ク層１１は約3000Å厚に各々形成される。一方、
窒化シリコン層９と酸化シリコン層１０は各々約
3000Å厚に形成される。
しかる後、第１のマスク層１１を選択的に除去
することにより、エピタキシヤル層３上の選択さ
れた表面領域に、第１のマスク層１１からなる第
１のマスク領域１２を第３図に示すように形成す
る。次に、この第１のマスク領域１２をマスクに
して酸化シリコン層１０をエツチングすることに
より、この酸化シリコン層１０からなる第２のマ
スク領域１３を形成する。この時、酸化シリコン
層１０は5000Å程度オーバーエツチする。これに
より、第２のマスク領域１３は、第１のマスク領
域１２の外形より小さい外形を有して得られる。
することにより、エピタキシヤル層３上の選択さ
れた表面領域に、第１のマスク層１１からなる第
１のマスク領域１２を第３図に示すように形成す
る。次に、この第１のマスク領域１２をマスクに
して酸化シリコン層１０をエツチングすることに
より、この酸化シリコン層１０からなる第２のマ
スク領域１３を形成する。この時、酸化シリコン
層１０は5000Å程度オーバーエツチする。これに
より、第２のマスク領域１３は、第１のマスク領
域１２の外形より小さい外形を有して得られる。
次に、第２のマスク領域１３をマスクとして窒
化シリコン層９をエツチングすることにより、こ
の窒化シリコン層９からなる第３のマスク領域１
４を第４図に示すように形成する。しかる後、シ
リコン基板１上の全面に物理的手段、たとえば蒸
着により第２の多結晶シリコン層を3000Å厚に形
成する。この時、第２の多結晶シリコン層の膜厚
が、第１ないし第３のマスク領域１２，１３，１
４を合わせた厚みより薄いため、第２の多結晶シ
リコン層はマスク段差部で段切れを起し、第１の
マスク領域１２上部の第２の多結晶シリコン層１
５1と、第１の多結晶シリコン層８上の第２の多
結晶シリコン層１５2とに分かれる。しかも、第
１ないし第３のマスク領域１２，１３，１４から
なるＴ形マスク故、第２の多結晶シリコン層１５
２は、第３のマスク領域１４から間〓を隔てて形
成される。次に、1000℃で熱処理し、第２の多結
晶シリコン層１５1，１５2を再結晶させる。
化シリコン層９をエツチングすることにより、こ
の窒化シリコン層９からなる第３のマスク領域１
４を第４図に示すように形成する。しかる後、シ
リコン基板１上の全面に物理的手段、たとえば蒸
着により第２の多結晶シリコン層を3000Å厚に形
成する。この時、第２の多結晶シリコン層の膜厚
が、第１ないし第３のマスク領域１２，１３，１
４を合わせた厚みより薄いため、第２の多結晶シ
リコン層はマスク段差部で段切れを起し、第１の
マスク領域１２上部の第２の多結晶シリコン層１
５1と、第１の多結晶シリコン層８上の第２の多
結晶シリコン層１５2とに分かれる。しかも、第
１ないし第３のマスク領域１２，１３，１４から
なるＴ形マスク故、第２の多結晶シリコン層１５
２は、第３のマスク領域１４から間〓を隔てて形
成される。次に、1000℃で熱処理し、第２の多結
晶シリコン層１５1，１５2を再結晶させる。
しかる後、第５図に示すように、シリコン基板
１上の全面に対してボロンイオンの打込みを行な
う。これにより、第２の多結晶シリコン層１５1，
１５2には、第１のマスク領域１２によりマスク
されて影となる部分を除いてボロンイオンが注入
される。
１上の全面に対してボロンイオンの打込みを行な
う。これにより、第２の多結晶シリコン層１５1，
１５2には、第１のマスク領域１２によりマスク
されて影となる部分を除いてボロンイオンが注入
される。
次に、弗酸溶液に浸すことにより、第６図に示
すように第２のマスク領域１３を除去すると同時
に、その上の第１のマスク領域１２および第２の
多結晶シリコン層１５1を除去する。この時、第
２の多結晶シリコン層１５2および第１の多結晶
シリコン層８は溶解されない。また、窒化シリコ
ン層（第３のマスク領域１４）の弗酸に対する溶
解速度が、CVD酸化シリコン層（第２のマスク
領域１３）のそれと比較して1/20以下であり、た
とえば第２のマスク領域１３の幅が2μmの場合で
も、弗酸で除去する際に同時にエツチングされる
第３のマスク領域１４の厚みが高々1500Åである
から、依然として1500Å厚の第３のマスク領域１
４が残存する。
すように第２のマスク領域１３を除去すると同時
に、その上の第１のマスク領域１２および第２の
多結晶シリコン層１５1を除去する。この時、第
２の多結晶シリコン層１５2および第１の多結晶
シリコン層８は溶解されない。また、窒化シリコ
ン層（第３のマスク領域１４）の弗酸に対する溶
解速度が、CVD酸化シリコン層（第２のマスク
領域１３）のそれと比較して1/20以下であり、た
とえば第２のマスク領域１３の幅が2μmの場合で
も、弗酸で除去する際に同時にエツチングされる
第３のマスク領域１４の厚みが高々1500Åである
から、依然として1500Å厚の第３のマスク領域１
４が残存する。
次に、酸化処理を施すことにより、第３のマス
ク領域１４と第２の多結晶シリコン層１５2間の
間〓部で露出している第１の多結晶シリコン層８
部分および第２の多結晶シリコン層１５2の表面
を第７図に示すように熱酸化膜１６に変換する。
このように熱酸化膜１６を形成する方法として
は、第１の多結晶シリコン層８の膜厚が1000Å、
第２の多結晶シリコン層１５2の膜厚が3000Åで
あるから、2500Å厚程度の熱酸化膜を形成する条
件で上記酸化処理を行う。このようにして酸化処
理を行うと、同時に、先に注入されたボロンが第
２の多結晶シリコン層１５2からエピタキシヤル
層３に拡散する。したがつて、エピタキシヤル層
（コレクタ領域）３には、サイドベース領域（第
１の拡散領域）１７が形成される。
ク領域１４と第２の多結晶シリコン層１５2間の
間〓部で露出している第１の多結晶シリコン層８
部分および第２の多結晶シリコン層１５2の表面
を第７図に示すように熱酸化膜１６に変換する。
このように熱酸化膜１６を形成する方法として
は、第１の多結晶シリコン層８の膜厚が1000Å、
第２の多結晶シリコン層１５2の膜厚が3000Åで
あるから、2500Å厚程度の熱酸化膜を形成する条
件で上記酸化処理を行う。このようにして酸化処
理を行うと、同時に、先に注入されたボロンが第
２の多結晶シリコン層１５2からエピタキシヤル
層３に拡散する。したがつて、エピタキシヤル層
（コレクタ領域）３には、サイドベース領域（第
１の拡散領域）１７が形成される。
しかる後、170℃のリン酸に浸すことにより、
酸化されずに残留している第３のマスク領域１４
を第８図に示すように除去する。次に、シリコン
基板１上の全面に対してボロンイオンを打込むこ
とにより、露出した第１の多結晶シリコン層８に
ボロンイオンを注入し、続けてアニールすること
により、エピタキシヤル層３に、サイドベース領
域１７から延在するメインベース領域１８を形成
する。
酸化されずに残留している第３のマスク領域１４
を第８図に示すように除去する。次に、シリコン
基板１上の全面に対してボロンイオンを打込むこ
とにより、露出した第１の多結晶シリコン層８に
ボロンイオンを注入し、続けてアニールすること
により、エピタキシヤル層３に、サイドベース領
域１７から延在するメインベース領域１８を形成
する。
しかる後、今度は第１の多結晶シリコン層８に
ヒ素イオンを注入する。そして、アニールするこ
とにより、第９図に示すようにメインベース領域
１８中にエミツタ領域１９を形成する。
ヒ素イオンを注入する。そして、アニールするこ
とにより、第９図に示すようにメインベース領域
１８中にエミツタ領域１９を形成する。
次に、第２の多結晶シリコン層１５2上の熱酸
化膜１６に第１０図に示すように窓２０を形成す
る。
化膜１６に第１０図に示すように窓２０を形成す
る。
しかる後、電極金属の全面被着とパターニング
を行うことにより、第１１図に示すように、ベー
ス電極２１とエミツタ電極２２を形成する。
を行うことにより、第１１図に示すように、ベー
ス電極２１とエミツタ電極２２を形成する。
なお、上記方法においては、第２の多結晶シリ
コン層１５1，１５2とは別に了め第１の多結晶シ
リコン層８を形成しているが、これは次なる理由
からである。第１に、第１の多結晶シリコン層８
が形成されていないと、窒化シリコン層９が直接
シリコンエピタキシヤル層３表面と接触するた
め、後工程で窒化シリコン層９および同窒化シリ
コン層９からなる第３のマスク領域１４をシリコ
ンエピタキシヤル層３とは選択的にエツチングす
ることが困難となる。また、窒化シリコン層が除
去されたシリコンエピタキシヤル層３表面は荒れ
るため、良好なコンタクトが形成できなくなる。
これらを防止するため第１の多結晶シリコン層８
が形成されている。また、メインベース領域１８
内に不純物をイオン注入してエミツタ領域１９を
形成する場合、薄い第１の多結晶シリコン層８を
介してイオン注入すると、メインベース領域１８
（シリコンエピタキシヤル層）表面の歪の発生が
抑制される効果がある。この効果を得るため、第
１の多結晶シリコン層８が形成されている。
コン層１５1，１５2とは別に了め第１の多結晶シ
リコン層８を形成しているが、これは次なる理由
からである。第１に、第１の多結晶シリコン層８
が形成されていないと、窒化シリコン層９が直接
シリコンエピタキシヤル層３表面と接触するた
め、後工程で窒化シリコン層９および同窒化シリ
コン層９からなる第３のマスク領域１４をシリコ
ンエピタキシヤル層３とは選択的にエツチングす
ることが困難となる。また、窒化シリコン層が除
去されたシリコンエピタキシヤル層３表面は荒れ
るため、良好なコンタクトが形成できなくなる。
これらを防止するため第１の多結晶シリコン層８
が形成されている。また、メインベース領域１８
内に不純物をイオン注入してエミツタ領域１９を
形成する場合、薄い第１の多結晶シリコン層８を
介してイオン注入すると、メインベース領域１８
（シリコンエピタキシヤル層）表面の歪の発生が
抑制される効果がある。この効果を得るため、第
１の多結晶シリコン層８が形成されている。
以上の実施例から明らかなように、この発明の
半導体集積回路装置の製造方法は、コレクタ領域
としての一導電型のシリコン基体上に第１の多結
晶シリコン層、窒化シリコン層、酸化シリコン層
および第１のマスク層を順次形成した後、第１の
マスク層からなる第１のマスク領域、これより小
さい酸化シリコン層からなる第２のマスク領域お
よび窒化シリコン層からなる第３のマスク領域を
形成した上で、第２の多結晶シリコン層を付着形
成し、それに第１のマスク領域をマスクとして第
２導電型の不純物をイオン打込みし、しかる後、
第２のマスク領域より上を除去した上で、露出し
ている部分の第１の多結晶シリコン層および残存
している第２の多結晶シリコン層の表面を熱酸化
膜に変換すると同時に、シリコン基体内に第２導
電型の第１の拡散領域を形成し、しかる後、第３
のマスク領域を除去することにより露出した第１
の多結晶シリコン層を介して、まず、第２導電型
の不純物を拡散することによりシリコン基体中に
ベース領域を形成し、次に、一導電型の不純物を
拡散することによりベース領域内にエミツタ領域
を形成するものである。したがつて、エミツタコ
ンタクトとベースコンタクトの間隔はサブミクロ
ン、すなわち第１０図にｄで示す熱酸化膜の厚さ
部分のみとなる。また、ベース領域中にエミツタ
領域を形成する際の合せ余裕は全く考慮する必要
がない。その結果、ベース抵抗の大幅な減少なら
びにベース領域の大幅な縮小が可能であり、高集
積化とともに素子の高速化を達成できるものであ
る。また、第２の多結晶シリコン層を引出しベー
ス電極とすることができるから、この点からも、
電極配線の合せ余裕、パターニング余裕を減じる
ことなくベース領域の縮小化が可能となり、より
一層の高集積化と高速化を達成できる。さらに、
表面の段差は従来方法によるものと同程度なの
で、多層配線としてLSIを作成することも容易で
ある。さらに、この発明の方法によれば、第１な
いし第３のマスク領域によりＴ形にマスクを形成
しており、このＴ形のマスクを有する状態で第２
の多結晶シリコン層を被着することにより、第１
の多結晶シリコン層（シリコン基体）上において
は、一回り小さい最下部の第３のマスク領域より
間〓を隔てて第２の多結晶シリコン層を形成でき
るようになり、そして、前記間〓を有することに
より、後工程における多結晶シリコン層の酸化時
に、第２の多結晶シリコン層の表面および間〓部
における第１の多結晶シリコン層を良好に酸化膜
に変換でき、エミツタコンタクト・ベースコンタ
クト間距離を決める微細幅な酸化膜を良好に形成
できる。また、この発明によれば、シリコン基体
上に第１層として第１の多結晶シリコン層を形成
したので、マスク形成時、特に窒化シリコンから
なる第３のマスク領域形成時、ならびに後工程で
第３のマスク領域を除去する際、シリコン基体が
露出されないので、該シリコン基体を保護でき、
良好なコンタクト形成が可能となる。さらに、ベ
ース領域に不純物を導入しエミツタ領域を形成す
る際、上記第１の多結晶シリコン層を介して導入
しており、これにより、ベース領域表面の歪の発
生を防止できる。
半導体集積回路装置の製造方法は、コレクタ領域
としての一導電型のシリコン基体上に第１の多結
晶シリコン層、窒化シリコン層、酸化シリコン層
および第１のマスク層を順次形成した後、第１の
マスク層からなる第１のマスク領域、これより小
さい酸化シリコン層からなる第２のマスク領域お
よび窒化シリコン層からなる第３のマスク領域を
形成した上で、第２の多結晶シリコン層を付着形
成し、それに第１のマスク領域をマスクとして第
２導電型の不純物をイオン打込みし、しかる後、
第２のマスク領域より上を除去した上で、露出し
ている部分の第１の多結晶シリコン層および残存
している第２の多結晶シリコン層の表面を熱酸化
膜に変換すると同時に、シリコン基体内に第２導
電型の第１の拡散領域を形成し、しかる後、第３
のマスク領域を除去することにより露出した第１
の多結晶シリコン層を介して、まず、第２導電型
の不純物を拡散することによりシリコン基体中に
ベース領域を形成し、次に、一導電型の不純物を
拡散することによりベース領域内にエミツタ領域
を形成するものである。したがつて、エミツタコ
ンタクトとベースコンタクトの間隔はサブミクロ
ン、すなわち第１０図にｄで示す熱酸化膜の厚さ
部分のみとなる。また、ベース領域中にエミツタ
領域を形成する際の合せ余裕は全く考慮する必要
がない。その結果、ベース抵抗の大幅な減少なら
びにベース領域の大幅な縮小が可能であり、高集
積化とともに素子の高速化を達成できるものであ
る。また、第２の多結晶シリコン層を引出しベー
ス電極とすることができるから、この点からも、
電極配線の合せ余裕、パターニング余裕を減じる
ことなくベース領域の縮小化が可能となり、より
一層の高集積化と高速化を達成できる。さらに、
表面の段差は従来方法によるものと同程度なの
で、多層配線としてLSIを作成することも容易で
ある。さらに、この発明の方法によれば、第１な
いし第３のマスク領域によりＴ形にマスクを形成
しており、このＴ形のマスクを有する状態で第２
の多結晶シリコン層を被着することにより、第１
の多結晶シリコン層（シリコン基体）上において
は、一回り小さい最下部の第３のマスク領域より
間〓を隔てて第２の多結晶シリコン層を形成でき
るようになり、そして、前記間〓を有することに
より、後工程における多結晶シリコン層の酸化時
に、第２の多結晶シリコン層の表面および間〓部
における第１の多結晶シリコン層を良好に酸化膜
に変換でき、エミツタコンタクト・ベースコンタ
クト間距離を決める微細幅な酸化膜を良好に形成
できる。また、この発明によれば、シリコン基体
上に第１層として第１の多結晶シリコン層を形成
したので、マスク形成時、特に窒化シリコンから
なる第３のマスク領域形成時、ならびに後工程で
第３のマスク領域を除去する際、シリコン基体が
露出されないので、該シリコン基体を保護でき、
良好なコンタクト形成が可能となる。さらに、ベ
ース領域に不純物を導入しエミツタ領域を形成す
る際、上記第１の多結晶シリコン層を介して導入
しており、これにより、ベース領域表面の歪の発
生を防止できる。
第１図ないし第１１図はこの発明による半導体
集積回路装置の製造方法の実施例を説明するため
の断面図である。 １…Ｐ型シリコン基板、３…Ｎ型エピタキシヤ
ル層、８…第１の多結晶シリコン層、９…窒化シ
リコン層、１０…酸化シリコン層、１１…第１の
マスク層、１２…第１のマスク領域、１３…第２
のマスク領域、１４…第３のマスク領域、１５1，
１５2…第２の多結晶シリコン層、１６…熱酸化
膜、１７…サイドベース領域（第１の拡散領域）、
１８…メインベース領域、１９…エミツタ領域。
集積回路装置の製造方法の実施例を説明するため
の断面図である。 １…Ｐ型シリコン基板、３…Ｎ型エピタキシヤ
ル層、８…第１の多結晶シリコン層、９…窒化シ
リコン層、１０…酸化シリコン層、１１…第１の
マスク層、１２…第１のマスク領域、１３…第２
のマスク領域、１４…第３のマスク領域、１５1，
１５2…第２の多結晶シリコン層、１６…熱酸化
膜、１７…サイドベース領域（第１の拡散領域）、
１８…メインベース領域、１９…エミツタ領域。
Claims (1)
- １ コレクタ領域として作用する一導電型のシリ
コン基体表面に第１の多結晶シリコン層を形成す
る工程と、この第１の多結晶シリコン層表面に窒
化シリコン層を形成する工程と、この窒化シリコ
ン層表面に酸化シリコン層を形成する工程と、こ
の酸化シリコン層表面に第１のマスク層を形成す
る工程と、この第１のマスク層を選択的に除去し
て、上記シリコン基体上の選択された表面領域上
に第１のマスク層からなる第１のマスク領域を形
成する工程と、この第１のマスク領域をマスクと
して上記酸化シリコン層を選択的に除去すること
により、上記第１のマスク領域外形より小さい上
記酸化シリコン層からなる第２のマスク領域を形
成する工程と、この第２のマスク領域をマスクと
して上記窒化シリコン層を選択的に除去すること
により、上記窒化シリコン層からなる第３のマス
ク領域を形成する工程と、上記シリコン基体上に
物理的手段により第２の多結晶シリコン層を付着
形成することにより、露出第１の多結晶シリコン
層上においては、第３のマスク領域から間〓を隔
てて第２の多結晶シリコン層を形成する工程と、
上記第１のマスク領域をマスクとして第２導電型
の不純物をイオン打込みにより多結晶シリコン層
に注入する工程と、上記第２のマスク領域を除去
すると同時に第１のマスク領域およびその表面に
形成された第２の多結晶シリコン層を除去する工
程と、前記第１の多結晶シリコン層上に残存して
いる第２の多結晶シリコン層の表面および該第２
の多結晶シリコン層と第３のマスク領域間の間〓
部で露出している第１の多結晶シリコン層部分を
熱酸化膜に変換すると同時に、第２の多結晶シリ
コン層からの不純物拡散によりシリコン基体内に
第２導電型の第１の拡散領域を形成する工程と、
上記第３のマスク領域を除去する工程と、露出さ
れた上記第１の多結晶シリコン層を介して第２導
電型の不純物を拡散し、上記第１の拡散領域から
延在するベース領域をシリコン基体中に形成する
工程と、露出された上記第１の多結晶シリコン層
を通して一導電型の不純物を拡散することによ
り、上記ベース領域内にエミツタ領域を形成する
工程とを具備してなる半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065211A JPS57181157A (en) | 1981-05-01 | 1981-05-01 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56065211A JPS57181157A (en) | 1981-05-01 | 1981-05-01 | Manufacture of semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57181157A JPS57181157A (en) | 1982-11-08 |
| JPH0123952B2 true JPH0123952B2 (ja) | 1989-05-09 |
Family
ID=13280346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065211A Granted JPS57181157A (en) | 1981-05-01 | 1981-05-01 | Manufacture of semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57181157A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933271B2 (ja) * | 1978-09-20 | 1984-08-14 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1981
- 1981-05-01 JP JP56065211A patent/JPS57181157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57181157A (en) | 1982-11-08 |
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