JPH08316475A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 サリサイド構造の半導体装置において、不純
物拡散層の接合リークを低減し、ゲート電極配線を低抵
抗化し、ゲート絶縁膜の絶縁耐圧を向上させる。 【構成】 ゲート電極４の上面および不純物拡散層１１
の表面にチタンシリサイド層１２ａ、１２ｂが形成され
ているとともに、ゲート電極４の側面上部にもチタンシ
リサイド層７が形成されている。このチタンシリサイド
層７はゲート絶縁膜３と接しないので、ゲート絶縁膜３
にチタンが拡散してゲート絶縁膜の絶縁耐圧が劣化する
ことがない。また、チタンシリサイド層７の分だけゲー
ト電極が低抵抗になり、かつチタンシリサイド層１２ｂ
の厚みを薄くできて不純物拡散層１１からの接合リーク
が殆どなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にサリサイド構造の半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの集積度を上げるためには、横方
向寸法を縮小するだけでなく、縦方向寸法を縮小するこ
とも必要である。この縦方向寸法の縮小のための手段の
１つとして、ＭＯＳトランジスタのソース・ドレイン領
域などの不純物拡散層の接合深さを浅くする技術があ
り、そのために、近年、半導体基板上に堆積した不純物
含有絶縁膜または不純物含有導電膜から不純物を熱拡散
させて半導体基板内に浅い接合を形成する方法がとられ
ている。

【０００３】しかし、ソース・ドレイン領域などの半導
体基板の表面部の不純物拡散層の接合深さを浅く（薄
く）すると、不純物拡散層の抵抗が高くなり、半導体装
置の動作速度が低下してしまう。そこで、不純物拡散層
の表面に金属シリサイド層を形成し、ソース・ドレイン
領域の抵抗を低下させることが提案されている。例え
ば、この金属シリサイド層を形成するには、シリコン基
板表面に金属膜を堆積した後、熱処理を施してシリコン
基板のシリコンと金属膜とを反応させ、シリコン基板と
金属膜との界面に金属シリサイド層を成長させる。特
に、近年では多結晶シリコン膜からなるゲート電極上に
も金属シリサイド層を形成してゲート電極の配線抵抗を
下げる、所謂サリサイドプロセスが行われている。この
サリサイド構造のＭＯＳトランジスタの製造方法につい
て、図６を参照して説明する。

【０００４】まず、図６（ａ）に示すように、Ｐ型シリ
コン基板２１上に熱酸化膜２２を形成した後、ＣＶＤ法
により熱酸化膜２２上に不純物を含有する多結晶シリコ
ン膜を形成する。しかる後、この多結晶シリコン膜をフ
ォトリソグラフィ技術によりエッチングして多結晶シリ
コン膜からなるゲート電極２３を形成する。その後、ゲ
ート電極２３の両側のシリコン基板２１表面に不純物濃
度の低いＮ型不純物拡散層２７を形成する。

【０００５】次に、図６（ｂ）に示すように、ＣＶＤ法
によりシリコン基板２１上の全面にシリコン酸化膜を形
成し、これをエッチバックすることによりシリコン酸化
膜からなるサイドウォール酸化膜２４を形成する。この
際、ゲート電極２３下以外の領域のシリコン基板２１上
に存在した熱酸化膜２２は同時にエッチング除去され
る。しかる後、ゲート電極２３の両側のシリコン基板２
１表面に不純物濃度の高いＮ型不純物拡散層２８を形成
する。

【０００６】次に、図６（ｃ）に示すように、シリコン
基板２１上の全面に金属膜２５を形成する。

【０００７】次に、図６（ｄ）に示すように、シリコン
基板２１に熱処理を施して、シリコンと金属とを反応さ
せて、ゲート電極２３の上部に金属シリサイド層２６ａ
を形成するとともに、シリコン基板２１の不純物拡散層
２８の上部に金属シリサイド層２６ｂを形成する。しか
る後、シリサイド化されなかった金属膜２５をウエット
エッチングにより除去する。以上の工程により、サリサ
イド構造のＭＯＳトランジスタが形成される。

【０００８】上述の図６で説明した製造方法において
は、ゲート電極２３の上部への金属シリサイド層２６ａ
の形成とシリコン基板２１の不純物拡散層２８の上部へ
の金属シリサイド層２６ｂの形成とが同一熱処理工程で
行われるため、これら２つの金属シリサイド層２６ａ、
２６ｂの膜厚は等しくなる。一方、シリコン基板２１の
不純物拡散層２８に形成された金属シリサイド層２６ｂ
は、接合リークを抑制するために不純物拡散層２８の接
合深さよりも薄く形成しなければならず、半導体素子の
微細化により０．１０μｍ程度以上の厚さにすることは
できない。他方、ゲート電極２３に形成された金属シリ
サイド層２６ａは、ゲート電極２３の配線抵抗を下げる
ためにできるだけ大きな膜厚にすることが望まれる。

【０００９】これら両者の要望を満たすためには、２つ
の金属シリサイド層２６ａ、２６ｂを別工程で形成すれ
ばよく、その例を図７を参照して説明する。

【００１０】まず、図７（ａ）に示すように、Ｐ型シリ
コン基板３１上に熱酸化膜３２を形成した後、ＣＶＤ法
により熱酸化膜３２上に不純物を含有する多結晶シリコ
ン膜を形成する。しかる後、この多結晶シリコン膜をフ
ォトリソグラフィ技術によりエッチングして多結晶シリ
コン膜からなるゲート電極３３を形成する。その後、ゲ
ート電極３３の両側のシリコン基板３１表面にＮ型不純
物拡散層３６を形成する。

【００１１】次に、図７（ｂ）に示すように、シリコン
基板３１上の全面に金属膜３４を形成する。

【００１２】次に、図７（ｃ）に示すように、シリコン
基板３１に熱処理を施して、シリコンと金属とを反応さ
せて、ゲート電極３３の上面および側面部分に金属シリ
サイド層３５を形成する。しかる後、シリサイド化され
なかった金属膜３４をウエットエッチングにより除去す
る。そして、この後、図６と同様の工程を行うことによ
り、金属シリサイド層３５よりも膜厚が小さいシリサイ
ド層を不純物拡散層３６の上部に形成する。これによ
り、ゲート電極３３上の金属シリサイド層の膜厚が比較
的大きくゲート電極が低抵抗化され且つ不純物拡散層３
６の金属シリサイド層の膜厚が比較的小さく接合リーク
が起こらないサリサイド構造のＭＯＳトランジスタが形
成される。

【００１３】なお、図７に示した例では、ゲート電極３
３と不純物拡散層３６とがシリサイド層３５を介して短
絡するのを防止するために、図７（ａ）に示す工程にお
いて、ゲート電極３３下以外の領域のシリコン基板３１
上に存在する熱酸化膜３２を総てエッチング除去するこ
となく、その一部を残存させている。

【００１４】

【発明が解決しようとする課題】しかしながら、図７に
示す半導体装置の製造方法によると、図７（ｃ）に示す
ように、ゲート電極３３の側面を覆う金属シリサイド層
３５がその下端３５ａにおいて熱酸化膜３２と接するた
めに、後の工程での熱処理により金属シリサイド層３５
からこの層を構成する高融点金属が熱酸化膜３２内に拡
散し、その結果、ゲート絶縁膜である熱酸化膜３２の絶
縁耐圧が低下してしまうという問題があった。

【００１５】そこで、本発明の目的は、サリサイド構造
を採用してゲート電極を低抵抗化し且つ不純物拡散層で
の接合リークを抑制した高動作速度の半導体装置におい
て、金属シリサイド層からゲート絶縁膜へ金属が拡散す
ることを防止することにより、絶縁耐圧に優れ、信頼性
が高い半導体装置およびその製造方法を提供することで
ある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、シリコン基板上に形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲ
ート電極と、前記ゲート電極の両側の前記シリコン基板
の表面に形成され、少なくとも一部が金属シリサイド層
からなる不純物拡散層とを有する半導体装置において、
前記ゲート電極が、少なくともその側面に前記ゲート絶
縁膜と接しない金属シリサイド層を備えている。

【００１７】本発明の一態様においては、シリコン基板
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成された第１の導電層と、前記第１の導電層上に形成
されたシリコンを含有する第２の導電層と、前記第２の
導電層の側面上部および上面に形成された金属シリサイ
ド層とを具備する。

【００１８】また、本発明の半導体装置の製造方法は、
シリコン基板の表面に第１の絶縁膜を形成する第１の工
程と、前記第１の絶縁膜の上に多結晶シリコン膜を形成
する第２の工程と、前記多結晶シリコン膜の上に第２の
絶縁膜を形成する第３の工程と、前記第２の絶縁膜を所
定形状にパターニングするとともに、このパターニング
により残存した前記第２の絶縁膜下以外の領域の前記多
結晶シリコン膜の上側をエッチングして、前記多結晶シ
リコン膜を凸状にパターニングする第４の工程と、前記
シリコン基板上に第１の金属膜を形成する第５の工程
と、熱処理により前記第１の金属膜と接する前記多結晶
シリコン膜の表面部を金属シリサイド化させる第６の工
程と、金属シリサイド化されなかった前記第１の金属膜
を除去してから、前記第２の絶縁膜下以外の領域の前記
多結晶シリコン膜およびその表面部の金属シリサイド化
した部分を除去し、側面上部に金属シリサイド層を有す
るゲート電極を形成する第７の工程と、前記第１の絶縁
膜を除去してから、前記シリコン基板上に第３の絶縁膜
を形成する第８の工程と、前記第３の絶縁膜および前記
第１の絶縁膜をエッチングすることにより、前記ゲート
電極に前記第３の絶縁膜からなるサイドウォール絶縁膜
を形成するとともに、前記ゲート電極の両側の前記シリ
コン基板を露出させる第９の工程と、前記シリコン基板
上に第２の金属膜を形成してから、熱処理により前記第
２の金属膜と接する前記ゲート電極および前記シリコン
基板の表面部を金属シリサイド化させる第１０の工程
と、金属シリサイド化されなかった前記第２の金属膜を
除去する第１１の工程とを具備する。

【００１９】

【作用】本発明によると、ゲート電極および不純物拡散
層に金属シリサイド層を備えたサリサイド構造を有して
いるために、ゲート電極および不純物拡散層を低抵抗に
できて高速での動作が可能である。また、ゲート電極の
側面上部に形成された金属シリサイド層がゲート電極の
低抵抗化に寄与する分だけ、ゲート電極の上面の金属シ
リサイド層と同時に形成される不純物拡散層の金属シリ
サイド層の膜厚を低減することができるので、不純物拡
散層の接合深さを小さくして半導体装置を微細化しても
接合リークが生じることがほとんどない。さらに、金属
シリサイド層はゲート電極の側面にゲート酸化膜と接し
ないように形成されるので、金属シリサイド層を構成す
る金属が金属シリサイド層からゲート酸化膜へ拡散する
ことがない。従って、ゲート酸化膜の絶縁耐圧が劣化す
ることのない信頼性が高い半導体装置を得ることができ
る。

【００２０】

【実施例】以下、本発明を実施例につき図面を参照して
説明する。

【００２１】最初に、本発明の第１実施例を図１〜３に
基づいて説明する。

【００２２】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１をＬＯＣＯＳ法により素子分離し、フィール
ド酸化膜２を形成してから、フィールド酸化膜２で囲ま
れた素子形成領域のシリコン基板１の表面に膜厚５〜２
０ｎｍ程度のゲート酸化膜３を熱酸化により形成する。
しかる後、化学気相成長法（ＣＶＤ法）によりゲート酸
化膜３上の全面に不純物を含有した膜厚１００〜３００
ｎｍ程度の多結晶シリコン膜４を形成する。しかる後、
ＣＶＤ法により多結晶シリコン膜４上の全面に膜厚１５
０〜３００ｎｍ程度のシリコン酸化膜５を形成する。

【００２３】次に、図１（ｂ）に示すように、図示しな
いフォトレジストをマスクとしたフォトリソグラフィ技
術により、ゲート電極を形成しない領域の総てのシリコ
ン酸化膜５およびこの領域の多結晶シリコン膜４の上側
をエッチング除去する。これにより、ゲート電極を形成
する領域の総てのシリコン酸化膜５および多結晶シリコ
ン膜４、並びに、ゲート電極を形成しない領域の膜厚３
０〜１００ｎｍ程度の多結晶シリコン膜４が残存するこ
とになって、多結晶シリコン膜４が凸状にパターニング
される。

【００２４】次に、図１（ｃ）に示すように、スパッタ
法によりシリコン基板１上全面に、膜厚３０〜５０ｎｍ
程度の高融点金属であるチタン膜６を形成する。

【００２５】次に、図２（ａ）に示すように、温度５０
０〜９００℃、５〜６０秒間の熱処理を施し、多結晶シ
リコン膜４とチタン膜６との界面にチタンシリサイド層
７を形成する。しかる後、シリサイド化されなかったチ
タン膜６をウエットエッチングにより除去する。

【００２６】次に、図２（ｂ）に示すように、多結晶シ
リコン膜４上に残存するシリコン酸化膜５をマスクとし
て異方性エッチングを行い、シリコン酸化膜５下以外に
存在するチタンシリサイド層７および多結晶シリコン膜
４を除去する。これにより、多結晶シリコン膜４がゲー
ト電極形状に加工されるとともに、このゲート電極４の
左右の側面上部にチタンシリサイド層７が残存する。そ
して、シリコン酸化膜５を除去してから、ゲート電極４
の両側のシリコン基板１表面に不純物濃度の低い不純物
拡散層１０を形成する。

【００２７】次に、図２（ｃ）に示すように、ＣＶＤ法
によりシリコン基板１全面に膜厚１５０〜３００ｎｍ程
度のシリコン酸化膜を形成し、このシリコン酸化膜を異
方性エッチングでエッチバックすることによりゲート電
極４のサイドウォール酸化膜８を形成する。このエッチ
バックにより、ゲート電極４下以外の領域のゲート酸化
膜３が除去され、この領域でシリコン基板１の表面が露
出する。しかる後、ゲート電極４の両側のシリコン基板
１表面に不純物濃度の高い不純物拡散層１１を形成す
る。

【００２８】次に、図３（ａ）に示すように、スパッタ
法によりシリコン基板１上全面に、膜厚３０〜１００ｎ
ｍ程度の高融点金属であるチタン膜９を形成する。

【００２９】次に、図３（ｂ）に示すように、温度５０
０〜９００℃、５〜６０秒間の熱処理を施し、ゲート電
極４とチタン膜９との界面にチタンシリサイド層１２ａ
を形成するとともに、不純物拡散層１１とチタン膜９と
の界面にチタンシリサイド層１２ｂを形成する。しかる
後、シリサイド化されなかったチタン膜９をウエットエ
ッチングにより除去する。

【００３０】以上の工程によって得られたＭＯＳトラン
ジスタは、ゲート電極４の一部および不純物拡散層１１
の一部がチタンシリサイド層７、１２ａ、１２ｂからな
るサリサイド構造を有しているために、ゲート電極４お
よび不純物拡散層１１を低抵抗にできて高速での動作が
可能である。また、ゲート電極４の左右の側面上部に形
成されたチタンシリサイド層７がゲート電極４の低抵抗
化に寄与する分だけ、ゲート電極４上面のチタンシリサ
イド層１２ａと同時に形成される不純物拡散層１１の上
部のチタンシリサイド層１２ｂの膜厚を低減することが
できるので、不純物拡散層１１の接合深さを小さくして
ＭＯＳトランジスタを微細化しても接合リークが生じる
ことがほとんどない。さらに、チタンシリサイド層７は
ゲート電極４の左右の側面上部にだけ形成されてゲート
酸化膜３に接していないので、チタンシリサイド層７か
らゲート酸化膜３へチタンが拡散することがない。従っ
て、ゲート酸化膜３の絶縁耐圧が劣化することのない信
頼性が高いＭＯＳトランジスタを得ることができる。

【００３１】次に、本発明の第２実施例について図４を
参照して説明する。

【００３２】まず、図４（ａ）に示すように、Ｐ型シリ
コン基板１の表面にゲート酸化膜３を熱酸化により形成
する。しかる後、ＣＶＤ法によりゲート酸化膜３上の全
面に不純物を含有した多結晶シリコン膜を形成する。し
かる後、フォトリソグラフィ技術により多結晶シリコン
膜をパターニングしてゲート電極下部４ａを形成する。
そして、ゲート電極下部４ａの両側のシリコン基板１表
面に不純物濃度の低い不純物拡散層１０を形成する。

【００３３】次に、図４（ｂ）に示すように、ＣＶＤ法
によりシリコン基板１全面にシリコン窒化膜を形成し、
このシリコン窒化膜を異方性エッチングでエッチバック
することによりゲート電極下部４ａのサイドウォール酸
化膜８ａを形成する。なお、このエッチバックでは、ゲ
ート電極下部４ａ下以外の領域のゲート酸化膜３が除去
されないようにする。

【００３４】次に、図４（ｃ）に示すように、ゲート電
極下部４ａの上に多結晶シリコン膜を選択成長させ、扇
形のゲート電極上部４ｂを形成する。しかる後、イオン
注入法によりゲート電極下部４ａの両側のシリコン基板
１表面に不純物濃度の高い不純物拡散層１１を形成す
る。この際、扇形のゲート電極上部４ｂにはＮ型の不純
物が添加される。しかる後、ゲート電極下部４ａ下以外
の領域のゲート酸化膜３を除去してから、シリコン基板
１上全面に高融点金属であるチタン膜９を形成する。

【００３５】次に、図４（ｄ）に示すように、温度５０
０〜９００℃、５〜６０秒間の熱処理を施し、ゲート電
極上部４ｂとチタン膜９との界面にチタンシリサイド層
１２ａを形成するとともに、不純物拡散層１１とチタン
膜９との界面にチタンシリサイド層１２ｂを形成する。
しかる後、シリサイド化されなかったチタン膜９をウエ
ットエッチングにより除去する。

【００３６】以上の工程によって得られたＭＯＳトラン
ジスタは、ゲート電極上部４ｂの一部および不純物拡散
層１１の一部がチタンシリサイド層１２ａ、１２ｂから
なるサリサイド構造を有しているために、ゲート電極上
部および下部４ａ、４ｂからなるゲート電極４および不
純物拡散層１１を低抵抗にできて高速での動作が可能で
ある。また、ゲート電極４の上面および側面上部に形成
された断面積が大きいチタンシリサイド層１２ａがゲー
ト電極４の低抵抗化に寄与するので、これと同時に形成
される不純物拡散層１１の上部のチタンシリサイド層１
２ｂの膜厚を低減することができ、不純物拡散層１１の
接合深さを小さくしてＭＯＳトランジスタを微細化して
も接合リークが生じることがほとんどない。さらに、チ
タンシリサイド層１２ａはゲート電極上部４ｂの表面に
だけ形成されてゲート酸化膜３に接していないので、チ
タンシリサイド層１２ａからゲート酸化膜３へチタンが
拡散することがない。従って、ゲート酸化膜３の絶縁耐
圧が劣化することのない信頼性が高いＭＯＳトランジス
タを得ることができる。

【００３７】次に、本発明の第３実施例について図５を
参照して説明する。

【００３８】まず、図５（ａ）に示すように、Ｐ型シリ
コン基板１の表面に絶縁膜１３を形成してから、この絶
縁膜１３にシリコン基板１に到達する溝部１３ａを選択
的に形成する。しかる後、溝部１３ａの底部のシリコン
基板１の表面にゲート酸化膜３を熱酸化により形成す
る。さらに、ＣＶＤ法によりゲート酸化膜３上の全面に
不純物を含有した多結晶シリコン膜４ｃを形成して溝部
１３ａを埋め込む。その後、フォトレジスト１４を所定
形状にパターニングし、このフォトレジスト１４をマス
クとした選択的エッチングにより、少なくとも溝部１３
ａの多結晶シリコン膜４ｃを残存させて断面がＴ字型の
ゲート電極４ｃを形成する。この結果、ゲート電極４ｃ
の左右の側面上部の下方に絶縁膜１３が残存する。しか
る後、ゲート電極４ｃの両側のシリコン基板１表面に不
純物濃度の高い不純物拡散層１１を形成する。

【００３９】次に、図５（ｂ）に示すように、フォトレ
ジスト１４を除去してから、シリコン基板１上全面にチ
タン膜９を形成する。

【００４０】次に、図５（ｃ）に示すように、シリコン
基板１に温度５００〜９００℃、５〜６０秒間の熱処理
を施し、ゲート電極４ｃとチタン膜９との界面にチタン
シリサイド層１２ａを形成するとともに、不純物拡散層
１１とチタン膜９との界面にチタンシリサイド層１２ｂ
を形成する。このとき、ゲート電極４ｃの断面がＴ字型
をしているために、ゲート電極４ｃにはその上面だけで
なく左右の側面上部にもチタンシリサイド層１２ａが形
成される。そして、その一方においてゲート電極４ｃの
左右の側面上部の下方には絶縁膜１３が残存しているた
めにチタンシリサイド層１２ａが形成されない。しかる
後、シリサイド化されなかったチタン膜９をウエットエ
ッチングにより除去する。

【００４１】以上の工程によって得られたＭＯＳトラン
ジスタは、ゲート電極４ｃの一部および不純物拡散層１
１の一部がチタンシリサイド層１２ａ、１２ｂからなる
サリサイド構造を有しているために、ゲート電極４ｃお
よび不純物拡散層１１を低抵抗にできて高速での動作が
可能である。また、ゲート電極４ｃの左右の側面上部に
側壁状に形成されたチタンシリサイド層１２ａが、ゲー
ト電極４ｃの低抵抗化に寄与する分だけ不純物拡散層１
１の上部のチタンシリサイド層１２ｂの膜厚を低減する
ことができるので、不純物拡散層１１の接合深さを小さ
くしてＭＯＳトランジスタを微細化しても接合リークが
生じることがほとんどない。さらに、チタンシリサイド
層１２ａは膜厚の比較的大きい絶縁膜１３の上に形成さ
れてゲート酸化膜３に接していないので、チタンシリサ
イド層１２ａからゲート酸化膜３へチタンが拡散するこ
とがない。従って、ゲート酸化膜３の絶縁耐圧が劣化す
ることのない信頼性が高いＭＯＳトランジスタを得るこ
とができる。

【００４２】上述した第１〜３実施例では、チタン膜を
使用してチタンシリサイド層を形成したが、その他にＭ
ｏ、Ｗ、Ｔａ、Ｃｏなどの高融点金属からなる膜を形成
して、これらのシリサイド層を形成してもよい。

【００４３】上述のように本実施例のＭＯＳトランジス
タは、シリコン基板の素子形成領域上に形成された熱酸
化膜と、この熱酸化膜上に形成された不純物を含有する
多結晶シリコン膜及びこの多結晶シリコン膜の上面およ
び側面上部にチタンシリサイド層からなるゲート電極と
を具備しているので、不純物拡散層の接合深さにかかわ
らず、ゲート電極の配線の低抵抗化が可能となる。

【００４４】

【発明の効果】本発明によると、サリサイド構造の半導
体装置において、不純物拡散層の接合深さにかかわら
ず、接合リークを低減でき、また、ゲート電極配線の低
抵抗化が可能となって、動作速度が向上する。また、ゲ
ート絶縁膜の絶縁耐圧が向上するので、高い信頼性の半
導体装置が得られる。

【図面の簡単な説明】

【図１】本発明の第１実施例のサリサイド構造のＭＯＳ
トランジスタを製造工程順に示す断面図である。

【図２】本発明の第１実施例のサリサイド構造のＭＯＳ
トランジスタを製造工程順に示す断面図である。

【図３】本発明の第１実施例のサリサイド構造のＭＯＳ
トランジスタを製造工程順に示す断面図である。

【図４】本発明の第２実施例のサリサイド構造のＭＯＳ
トランジスタを製造工程順に示す断面図である。

【図５】本発明の第３実施例のサリサイド構造のＭＯＳ
トランジスタを製造工程順に示す断面図である。

【図６】従来のサリサイド構造のＭＯＳトランジスタを
製造工程順に示す断面図である。

【図７】従来のサリサイド構造のＭＯＳトランジスタを
製造工程順に示す断面図である。

【符号の説明】

１ シリコン基板 ３ ゲート酸化膜 ４ 多結晶シリコン膜（ゲート電極） ６、９ チタン膜 ７、１２ａ、１２ｂ チタンシリサイド層 ８ サイドウォール酸化膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリコン基板上に形成されたゲート絶縁
   膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極の両側の前記シリコン基板の表面に形成
   され、少なくとも一部が金属シリサイド層からなる不純
   物拡散層とを有する半導体装置において、 前記ゲート電極が、少なくともその側面に前記ゲート絶
   縁膜と接しない金属シリサイド層を備えていることを特
   徴とする半導体装置。
2. 【請求項２】 シリコン基板上に形成されたゲート絶縁
   膜と、 前記ゲート絶縁膜上に形成された第１の導電層と、 前記第１の導電層上に形成されたシリコンを含有する第
   ２の導電層と、 前記第２の導電層の側面上部および上面に形成された金
   属シリサイド層とを具備することを特徴とする半導体装
   置。
3. 【請求項３】 シリコン基板の表面に第１の絶縁膜を形
   成する第１の工程と、 前記第１の絶縁膜の上に多結晶シリコン膜を形成する第
   ２の工程と、 前記多結晶シリコン膜の上に第２の絶縁膜を形成する第
   ３の工程と、 前記第２の絶縁膜を所定形状にパターニングするととも
   に、このパターニングにより残存した前記第２の絶縁膜
   下以外の領域の前記多結晶シリコン膜の上側をエッチン
   グして、前記多結晶シリコン膜を凸状にパターニングす
   る第４の工程と、 前記シリコン基板上に第１の金属膜を形成する第５の工
   程と、 熱処理により前記第１の金属膜と接する前記多結晶シリ
   コン膜の表面部を金属シリサイド化させる第６の工程
   と、 金属シリサイド化されなかった前記第１の金属膜を除去
   してから、前記第２の絶縁膜下以外の領域の前記多結晶
   シリコン膜およびその表面部の金属シリサイド化した部
   分を除去し、側面上部に金属シリサイド層を有するゲー
   ト電極を形成する第７の工程と、 前記第１の絶縁膜を除去してから、前記シリコン基板上
   に第３の絶縁膜を形成する第８の工程と、 前記第３の絶縁膜および前記第１の絶縁膜をエッチング
   することにより、前記ゲート電極に前記第３の絶縁膜か
   らなるサイドウォール絶縁膜を形成するとともに、前記
   ゲート電極の両側の前記シリコン基板を露出させる第９
   の工程と、 前記シリコン基板上に第２の金属膜を形成してから、熱
   処理により前記第２の金属膜と接する前記ゲート電極お
   よび前記シリコン基板の表面部を金属シリサイド化させ
   る第１０の工程と、 金属シリサイド化されなかった前記第２の金属膜を除去
   する第１１の工程とを具備することを特徴とする半導体
   装置の製造方法。