JPH01239859A - 半導体素子実装方法 - Google Patents
半導体素子実装方法Info
- Publication number
- JPH01239859A JPH01239859A JP63066156A JP6615688A JPH01239859A JP H01239859 A JPH01239859 A JP H01239859A JP 63066156 A JP63066156 A JP 63066156A JP 6615688 A JP6615688 A JP 6615688A JP H01239859 A JPH01239859 A JP H01239859A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- wiring pattern
- hole
- substrate
- observing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
Landscapes
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体素子を実装用基板に実装する方法に
関する。
関する。
従来、半導体素子を実装用基板に実装するには、たとえ
ば、半導体素子または基板上に設けられた突起電極（バ
ンブとも言う）により、半導体素子の電極を基板上の電
極に一括して一度に接合する、いわゆる、ギヤングボン
ディングにより行っている。
ば、半導体素子または基板上に設けられた突起電極（バ
ンブとも言う）により、半導体素子の電極を基板上の電
極に一括して一度に接合する、いわゆる、ギヤングボン
ディングにより行っている。
ギヤングボンディングでは、半導体素子と基板の位置合
わせ精度が、たとえば、１０μｍ以下であることが要求
されている。このような位置合わせ精度を実現するため
に、半導体素子の電極位置と基板側の電極位置とを別々
のカメラなどでパターン認識し、演算した上で、位置決
めを行っている。
わせ精度が、たとえば、１０μｍ以下であることが要求
されている。このような位置合わせ精度を実現するため
に、半導体素子の電極位置と基板側の電極位置とを別々
のカメラなどでパターン認識し、演算した上で、位置決
めを行っている。
このように位置決めする際には、パターン認識の後、カ
メラを移動させるか、あるいは、カメラ上にある半導体
素子を一定量移動させ、基板上にセットするかしなけれ
ばならない。いずれにしても、カメラを通して電極位置
を見ながら移動させるのではなく、パターン認識後の演
算処理のみによって移動させるため、位置合わせ精度に
悪影響を及ぼすという問題点がある。
メラを移動させるか、あるいは、カメラ上にある半導体
素子を一定量移動させ、基板上にセットするかしなけれ
ばならない。いずれにしても、カメラを通して電極位置
を見ながら移動させるのではなく、パターン認識後の演
算処理のみによって移動させるため、位置合わせ精度に
悪影響を及ぼすという問題点がある。
また、このように位置合わせして接合した半導体素子が
、実際に正しく位置合わせされているか否かを確認する
必要がある。半導体素子側に突起電極が設けられている
場合には、Ｘ線透視によりその確認ができる。しかし、
基板側に突起電極を設けた場合には、半導体素子の電極
が通常、ＡＩ電極であるため、Ｘ線が透過してしまい、
位置合わせの確認は不可能であった。
、実際に正しく位置合わせされているか否かを確認する
必要がある。半導体素子側に突起電極が設けられている
場合には、Ｘ線透視によりその確認ができる。しかし、
基板側に突起電極を設けた場合には、半導体素子の電極
が通常、ＡＩ電極であるため、Ｘ線が透過してしまい、
位置合わせの確認は不可能であった。
そこで、この発明は、位置合わせ精度を向上させ、位置
合わせ作業を改善し、接合した後に位置合わせ精度を確
認することができる半導体素子実装方法を提供すること
を課題とする。
合わせ作業を改善し、接合した後に位置合わせ精度を確
認することができる半導体素子実装方法を提供すること
を課題とする。
この発明は、上記課題を解決するため、半導体素子の配
線パターン、および／または、同半導体素子における層
の境界を透かして観察できる貫通孔を実装用基板にあら
かじめ開けておき、貫通孔を通して配線パターンおよび
層の境界のうちいずれか一方または両方を観察しながら
半導体素子の位置合わせを行うようにしている。
線パターン、および／または、同半導体素子における層
の境界を透かして観察できる貫通孔を実装用基板にあら
かじめ開けておき、貫通孔を通して配線パターンおよび
層の境界のうちいずれか一方または両方を観察しながら
半導体素子の位置合わせを行うようにしている。
実装しようとする半導体素子の配線パターンおよび／ま
たは層の境界が貫通孔を通して見えるので、この配線パ
ターンおよび／または層の境界が正しい位置に合うよう
に、半導体素子のずれを補正することにより、容易に精
度良く位置合わせができる。しかも、接合後の位置の確
認も、その貫通孔を通して容易に行うことができる。
たは層の境界が貫通孔を通して見えるので、この配線パ
ターンおよび／または層の境界が正しい位置に合うよう
に、半導体素子のずれを補正することにより、容易に精
度良く位置合わせができる。しかも、接合後の位置の確
認も、その貫通孔を通して容易に行うことができる。
第１図および第２図は、この発明にかかる半導体素子実
装方法の１実施例の実施状態を表す。ここでは、半導体
素子１としてＩＣを、これを実装する基板２としてピン
グリッドアレイ （ＰＧＡ）用基板を、それぞれ用いて
いる。基板２上に形成された実装回路３・・・の中央側
先端部上に突起電極４・・・が設けられている。そして
、基板２の実装回路３・・・の中央側先端部で囲まれた
部分には、基板２を貫通する貫通孔５があけられている
。突起電極４・・・とその内側の部分が実装部である。
装方法の１実施例の実施状態を表す。ここでは、半導体
素子１としてＩＣを、これを実装する基板２としてピン
グリッドアレイ （ＰＧＡ）用基板を、それぞれ用いて
いる。基板２上に形成された実装回路３・・・の中央側
先端部上に突起電極４・・・が設けられている。そして
、基板２の実装回路３・・・の中央側先端部で囲まれた
部分には、基板２を貫通する貫通孔５があけられている
。突起電極４・・・とその内側の部分が実装部である。
半導体素子１を接合面の裏面側からボンディングヘッド
６に保持させ、半導体素子１の接合面を基板２の実装部
に向ける。半導体素子１のこの接合面には、配線パター
ンおよび電極が形成されている。貫通孔５を通して半導
体素子１の接合面の配線パターンを観察する。この観察
は、たとえば、基板２の貫通孔５の、半導体素子１とは
反対側に配置されたＴＶカメラ７で行う。ＴＶカメラ７
でとらえた映像は、パターン認識装置８に送られ、この
装置８に接続されているＴＶモニター９に映しだされる
ようになっている。
６に保持させ、半導体素子１の接合面を基板２の実装部
に向ける。半導体素子１のこの接合面には、配線パター
ンおよび電極が形成されている。貫通孔５を通して半導
体素子１の接合面の配線パターンを観察する。この観察
は、たとえば、基板２の貫通孔５の、半導体素子１とは
反対側に配置されたＴＶカメラ７で行う。ＴＶカメラ７
でとらえた映像は、パターン認識装置８に送られ、この
装置８に接続されているＴＶモニター９に映しだされる
ようになっている。
他方、ボンディングヘッド６がパターン認識装置８と連
動して動作するようになっている。ＴＶカメラ７で貫通
孔５を通して観察した半導体素子１の配線パターンは、
正確な実装状態での半導体素子の配線パターンと常に同
じでなければならない。同じでないときには、貫通孔５
を通して観察しながら、両パターンが一致するように、
ポンディングヘッド６を動かし、半導体素子１の位置を
合わせる。この移動は、不一致の状況に応じて、平行移
動、回動など種々である。
動して動作するようになっている。ＴＶカメラ７で貫通
孔５を通して観察した半導体素子１の配線パターンは、
正確な実装状態での半導体素子の配線パターンと常に同
じでなければならない。同じでないときには、貫通孔５
を通して観察しながら、両パターンが一致するように、
ポンディングヘッド６を動かし、半導体素子１の位置を
合わせる。この移動は、不一致の状況に応じて、平行移
動、回動など種々である。
つぎに位置合わせの１例をより具体的に説明する。第３
図（ａ）にみるように、基板２表面上の突起電極４・・
・を、基板２の裏面側から透視した状態でＴＶモニター
９の画面９ａに表示する。さらに、第３図（ｂ）にみる
ように、この突起電極４・・・に、半導体素子１の電極
を正しく接合したときの半導体素子１の配線パターン（
第３図＋ｂｌ中、細線で示す）２０を重ね合わせて表示
し、位置合わせの基準とする。この配線パターン２０は
、同じ配線パターンを有する半導体素子を複数個（多数
個をも含む）実装する場合でも、１回認識しておくだけ
でよい。
図（ａ）にみるように、基板２表面上の突起電極４・・
・を、基板２の裏面側から透視した状態でＴＶモニター
９の画面９ａに表示する。さらに、第３図（ｂ）にみる
ように、この突起電極４・・・に、半導体素子１の電極
を正しく接合したときの半導体素子１の配線パターン（
第３図＋ｂｌ中、細線で示す）２０を重ね合わせて表示
し、位置合わせの基準とする。この配線パターン２０は
、同じ配線パターンを有する半導体素子を複数個（多数
個をも含む）実装する場合でも、１回認識しておくだけ
でよい。
実装しようとする半導体素子１の配線パターン（第３図
（Ｃ）中、貫通孔５の内側に太線で示す）１０を貫通孔
５を通してＴＶカメラ７で撮って観察し、第３図（Ｃ）
にみるように、そのＴＶモニター９に映す。この図では
、基準の配線パターン２０と、実装しようとする半導体
素子１の配線パターン１０とがずれている。第３図（ｄ
ｌにみるように、ＴＶカメラ７で撮られている配線パタ
ーン１０が、ＴＶモニターの画面９ａ中で前記基準の配
線パターン２０にぴったり一致するようボンディングヘ
ッド６を移動させ、半導体素子１の位置のずれを補正す
る。そして、両パターン１０．２０がぴったり一致した
状態でボンディングヘッド６をおろし、半導体素子１と
基板２との接合を行う。
（Ｃ）中、貫通孔５の内側に太線で示す）１０を貫通孔
５を通してＴＶカメラ７で撮って観察し、第３図（Ｃ）
にみるように、そのＴＶモニター９に映す。この図では
、基準の配線パターン２０と、実装しようとする半導体
素子１の配線パターン１０とがずれている。第３図（ｄ
ｌにみるように、ＴＶカメラ７で撮られている配線パタ
ーン１０が、ＴＶモニターの画面９ａ中で前記基準の配
線パターン２０にぴったり一致するようボンディングヘ
ッド６を移動させ、半導体素子１の位置のずれを補正す
る。そして、両パターン１０．２０がぴったり一致した
状態でボンディングヘッド６をおろし、半導体素子１と
基板２との接合を行う。
位置合わせ、および／または、接合は、ＴＶモニター９
を見ながら手動で行うようにしてもよいが、視覚化する
ことなく、コンピュータ制御により自動的に行うように
してもよく、特にやり方に限定はない。
を見ながら手動で行うようにしてもよいが、視覚化する
ことなく、コンピュータ制御により自動的に行うように
してもよく、特にやり方に限定はない。
上記のように、あらかじめ正しい接合位置の半導体素子
の配線パターンを認識、記憶させておき、貫通孔を通し
て観察している半導体素子の配線パターンの、記憶させ
た配線パターンとの位置ずれを補正すれば、位置合わせ
が容易に行えるのである。仮に、貫通孔を設ける位置が
基板ごとにずれていても、貫通孔を通して見える半導体
素子の配線パターンが基板ごとに異なるだけであり、位
置合わせに支障をきたさない。
の配線パターンを認識、記憶させておき、貫通孔を通し
て観察している半導体素子の配線パターンの、記憶させ
た配線パターンとの位置ずれを補正すれば、位置合わせ
が容易に行えるのである。仮に、貫通孔を設ける位置が
基板ごとにずれていても、貫通孔を通して見える半導体
素子の配線パターンが基板ごとに異なるだけであり、位
置合わせに支障をきたさない。
接合した後も、貫通孔５を通して半導体素子ｌの配線パ
ターンが見えるので、仮に半導体素子側に突起電極を設
けていなくても、容易に位置合わせを確認できる。基板
側に突起電極を設けていなくても、位置合わせは容易に
確認できる。
ターンが見えるので、仮に半導体素子側に突起電極を設
けていなくても、容易に位置合わせを確認できる。基板
側に突起電極を設けていなくても、位置合わせは容易に
確認できる。
試作工程等で高価な設備投資が行えない場合には、たと
えば、第４図に示すようにして位置合わせを行う。実装
しようとする半導体素子１を製造するのに用いたガラス
マスク１１を準備する。このガラスマスク１１の配線パ
ターンが、正しい接合位置にセットされたときの半導体
素子上の配線パターンと一致するように、たとえば、ガ
ラスマスク１１の配線パターンの電極を、接合しようと
する基板２の電極に合わせ、ガラスマスク１１をセット
して固定させる。つぎに、基板２の貫通孔５を通して、
実装しようとする半導体素子１の配線パターンを顕微鏡
またはＴＶカメラ１７等で見ながら、このマスク１１の
パターンと半導体素子１の配線パターンとが一致するよ
うに、半導体素子１および基板２のそれぞれの位置合わ
せを行えば、安価に位置合わせができる。
えば、第４図に示すようにして位置合わせを行う。実装
しようとする半導体素子１を製造するのに用いたガラス
マスク１１を準備する。このガラスマスク１１の配線パ
ターンが、正しい接合位置にセットされたときの半導体
素子上の配線パターンと一致するように、たとえば、ガ
ラスマスク１１の配線パターンの電極を、接合しようと
する基板２の電極に合わせ、ガラスマスク１１をセット
して固定させる。つぎに、基板２の貫通孔５を通して、
実装しようとする半導体素子１の配線パターンを顕微鏡
またはＴＶカメラ１７等で見ながら、このマスク１１の
パターンと半導体素子１の配線パターンとが一致するよ
うに、半導体素子１および基板２のそれぞれの位置合わ
せを行えば、安価に位置合わせができる。
なお、この発明は、上記実施例に限定されない。図示し
た基板は突起電極付きのＰＧＡ用基板基板ったが、この
発明に用いる実装用基板はこれに限定するものではなく
、ギヤングボンディングなど突起電極を介して接合を行
う半導体素子実装用基板ならばどのようなものでもよい
。実装する半導体素子は、ＩＣに限定されない。また、
半導体素子の配線パターンを観察するために基板に開け
る貫通孔の形状も円形に限定するものではない。
た基板は突起電極付きのＰＧＡ用基板基板ったが、この
発明に用いる実装用基板はこれに限定するものではなく
、ギヤングボンディングなど突起電極を介して接合を行
う半導体素子実装用基板ならばどのようなものでもよい
。実装する半導体素子は、ＩＣに限定されない。また、
半導体素子の配線パターンを観察するために基板に開け
る貫通孔の形状も円形に限定するものではない。
その孔の数も１つに限らず、２以上であってもよい。正
しい位置の半導体素子の配線パターンを認識するために
、上記実施例では基板上の突起電極をＸ線などで透視す
るようにしていたが、基板上の実装回路を透視したり、
その他の方法によって行ったりするようにしてもよい。
しい位置の半導体素子の配線パターンを認識するために
、上記実施例では基板上の突起電極をＸ線などで透視す
るようにしていたが、基板上の実装回路を透視したり、
その他の方法によって行ったりするようにしてもよい。
また、基板の貫通孔を通して見える正しい位置の半導体
素子の配線パターンは、基板上の電極または突起電極に
対する貫通孔の位置を計測することにより、ＴＶ画面上
などで明確にすることもできる。突起電極は、上記実施
例では基板側だけに設けていたが、半導体素子側だけに
設けたり、両方に設けたりしてもよい。実装用基板に、
スルーホールや端子ピン等を必ずしも設ける必要はない
。
素子の配線パターンは、基板上の電極または突起電極に
対する貫通孔の位置を計測することにより、ＴＶ画面上
などで明確にすることもできる。突起電極は、上記実施
例では基板側だけに設けていたが、半導体素子側だけに
設けたり、両方に設けたりしてもよい。実装用基板に、
スルーホールや端子ピン等を必ずしも設ける必要はない
。
第３図（ｂ）〜（ｄ）で示している配線パターン１０゜
２０はそれぞれ実際のものを忠実に表すものではなく、
図示の都合で簡略化、模式化して表している。
２０はそれぞれ実際のものを忠実に表すものではなく、
図示の都合で簡略化、模式化して表している。
以上では、基板の貫通孔から半導体素子の配線パターン
を見るようにしていた。しかし、光のあて方によっては
、貫通孔を通して、半導体素子における層の境界も見え
るので、この層の境界を利用して上記配線パターンを見
る場合と同様に位置合わせすることができる。また、層
の境界と配線パターンの両方を見ながら位置合わせして
もよい。なお、半導体素子における層の境界とは、たと
えば、ＰＮ接合の境界、Ｎ層同士の境界、Ｐ層同士の境
界などであり、特に限定はない。
を見るようにしていた。しかし、光のあて方によっては
、貫通孔を通して、半導体素子における層の境界も見え
るので、この層の境界を利用して上記配線パターンを見
る場合と同様に位置合わせすることができる。また、層
の境界と配線パターンの両方を見ながら位置合わせして
もよい。なお、半導体素子における層の境界とは、たと
えば、ＰＮ接合の境界、Ｎ層同士の境界、Ｐ層同士の境
界などであり、特に限定はない。
半導体素子を実装した後は、たとえば、通常の樹脂封止
の方法により、半導体素子を上面からだけでなく、基板
の貫通孔側からも樹脂を注入すれば、半導体素子を封止
できる。半導体素子の封止は、これ以外の方法により行
ってもよい。
の方法により、半導体素子を上面からだけでなく、基板
の貫通孔側からも樹脂を注入すれば、半導体素子を封止
できる。半導体素子の封止は、これ以外の方法により行
ってもよい。
この発明にかかる半導体素子実装方法は、以上のように
、貫通孔を通して半導体素子の配線パターンおよび／ま
たは層の境界を観察しながら同半導体素子の位置合わせ
を行うので、位置合わせ精度が向上し、位置合わせ作業
を改善することができる。そして、半導体素子を接合し
た後に、貫通、孔を通して位置合わせ精度を確認するこ
とができる。
、貫通孔を通して半導体素子の配線パターンおよび／ま
たは層の境界を観察しながら同半導体素子の位置合わせ
を行うので、位置合わせ精度が向上し、位置合わせ作業
を改善することができる。そして、半導体素子を接合し
た後に、貫通、孔を通して位置合わせ精度を確認するこ
とができる。
第１図はこの発明にかかる半導体素子実装方法の１実施
状態を表す一部断面概略図、第２図はその一部の斜視図
、第３図ｆａ）〜（ｄ）は位置合わせの１例を順番に示
す説明図、第４図は別の１実施状態を表す一部断面概略
図である。 １・・・半導体素子 ２・・・実装用基板 ４・・・突
起電極 ５・・・貫通孔 １０・・・半導体素子の配線
バク−代理人 弁理士 松 本 武 彦
状態を表す一部断面概略図、第２図はその一部の斜視図
、第３図ｆａ）〜（ｄ）は位置合わせの１例を順番に示
す説明図、第４図は別の１実施状態を表す一部断面概略
図である。 １・・・半導体素子 ２・・・実装用基板 ４・・・突
起電極 ５・・・貫通孔 １０・・・半導体素子の配線
バク−代理人 弁理士 松 本 武 彦
Claims (1)
- １ 突起電極を介して半導体素子を実装用基板に接合す
るにあたり、前記実装用基板に、前記半導体素子の配線
パターン、および／または、同半導体素子における層の
境界を透かして観察できる貫通孔をあらかじめ設けてお
き、同貫通孔を通して前記半導体素子の配線パターンお
よび層の境界の少なくとも一方を観察しながら同半導体
素子の位置合わせを行うことを特徴とする半導体素子実
装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066156A JPH01239859A (ja) | 1988-03-19 | 1988-03-19 | 半導体素子実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066156A JPH01239859A (ja) | 1988-03-19 | 1988-03-19 | 半導体素子実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239859A true JPH01239859A (ja) | 1989-09-25 |
Family
ID=13307718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066156A Pending JPH01239859A (ja) | 1988-03-19 | 1988-03-19 | 半導体素子実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8237753B2 (en) | 2007-12-20 | 2012-08-07 | Sharp Kabushiki Kaisha | Display device with gradation conversion, and method thereof |
-
1988
- 1988-03-19 JP JP63066156A patent/JPH01239859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8237753B2 (en) | 2007-12-20 | 2012-08-07 | Sharp Kabushiki Kaisha | Display device with gradation conversion, and method thereof |
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