JPH01239973A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH01239973A JPH01239973A JP63068959A JP6895988A JPH01239973A JP H01239973 A JPH01239973 A JP H01239973A JP 63068959 A JP63068959 A JP 63068959A JP 6895988 A JP6895988 A JP 6895988A JP H01239973 A JPH01239973 A JP H01239973A
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- 239000000758 substrate Substances 0.000 claims abstract description 15
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Landscapes
- Light Receiving Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高速大容量の光通信システム等で用いて好適な
半導体受光素子に関する。
半導体受光素子に関する。
（従来の技術）
高速・大容量光通信システムを可能にするには、２０Ｇ
ｂ ／ Ｓ程度の超高速で応答する半導体受光素子が
必要であり、近年、シリカファイバの低損失波長域１〜
１．６ｕＩｎに適応できるＩ ｎＧａＡｓ／ＩｎＰ系ｐ
ｉｎ型フォ）・タイオードの高速化か活発となっている
。ウェイタ（Ｄ、Ｗａｋｅ）等は、エレクトロニクス・
レター（Ｅｌｅｃｔｒｏｎ。
ｂ ／ Ｓ程度の超高速で応答する半導体受光素子が
必要であり、近年、シリカファイバの低損失波長域１〜
１．６ｕＩｎに適応できるＩ ｎＧａＡｓ／ＩｎＰ系ｐ
ｉｎ型フォ）・タイオードの高速化か活発となっている
。ウェイタ（Ｄ、Ｗａｋｅ）等は、エレクトロニクス・
レター（Ｅｌｅｃｔｒｏｎ。
Ｌｅｔｔ、）第２３巻、４１５〜４１６ページ（１９８
７年）において、１〜１．６ｇｍ帯、ＩｎＧａＡｓ／Ｉ
ｎＰ系高速ｐｉｎ型フォトダイオードを発表している。
７年）において、１〜１．６ｇｍ帯、ＩｎＧａＡｓ／Ｉ
ｎＰ系高速ｐｉｎ型フォトダイオードを発表している。
その典型的構造を第２図に示す。半絶縁性ＩｎＰ基板１
の上にｎ＋導伝型ＩｎＰバッファ層２、ｎ−型１ ｎｏ
、５３Ｇａｏ、ａ７Ａｓ光吸１［ｉ、層３、ｐ十導伝型
キャップ層４を順次に成長した陸、受光部５をメサ状に
形成し、ｎ側電極６及びエアブリッジ型Ｐ ！ｌＦＩ電
１ｆＩ ７を設けている。この４Ｍ ｍでは、受光部の
メサ径を〜３０１ＪＩｎΦに縮少することで接合容量Ｃ
ｊを削除し、また、半絶縁性基板とエアブリ・ソジ配線
を用いることで配線容量Ｃを削除し、ＣＲ時定数制限を
改善している。
の上にｎ＋導伝型ＩｎＰバッファ層２、ｎ−型１ ｎｏ
、５３Ｇａｏ、ａ７Ａｓ光吸１［ｉ、層３、ｐ十導伝型
キャップ層４を順次に成長した陸、受光部５をメサ状に
形成し、ｎ側電極６及びエアブリッジ型Ｐ ！ｌＦＩ電
１ｆＩ ７を設けている。この４Ｍ ｍでは、受光部の
メサ径を〜３０１ＪＩｎΦに縮少することで接合容量Ｃ
ｊを削除し、また、半絶縁性基板とエアブリ・ソジ配線
を用いることで配線容量Ｃを削除し、ＣＲ時定数制限を
改善している。
（発明か解決しようとする課題）
しかし、前述の従来のｐｉｎ型フォトダイオードではメ
サ形成による表面リークｔ＝、暗電流の増加、エアブリ
ッジ配線による不安定性増加、（、ａ ｌｌｉ性低下か
問題となる。
サ形成による表面リークｔ＝、暗電流の増加、エアブリ
ッジ配線による不安定性増加、（、ａ ｌｌｉ性低下か
問題となる。
本発明は、上述の欠点を解決し、高速に応答ししから信
頼性に代れた半導体受光素子を実現することを目的とす
る。
頼性に代れた半導体受光素子を実現することを目的とす
る。
（課題を解決するだめの手段）
本発明の、半導体受光素子は、受光領域の周囲か、半導
体基板と格子整合する誘電体絶縁物層によって埋込まれ
ていることを特徴とする。
体基板と格子整合する誘電体絶縁物層によって埋込まれ
ていることを特徴とする。
（作用）
本発明は、上述の手段により従来の欠点を克服した。第
２図は後に詳しく説明する本発明の半導体受光素子の一
実施例を示す断面図である。図において、■はｎ４型半
導体基板、２はｎ型バッファー層、３は光吸収層、４は
ｐ十型キャップ層、５は半導体基板と格子整合する誘電
体絶縁物理込み層、６は無反射コーテイング膜、７はｐ
側電極、８はｎ側室（５，９はリング電極（ｐ側室優の
一部分）である。受光領域はメザ状に基板までエンチン
グされており、この受光領域の直径を微小化することで
接合容量を削減している。５の部分が本発明の特徴であ
り、半導体基板と格子整合する誘電体絶縁物理込み層で
ある。この誘電体層は格子整合しているのでメサ側面と
の界面にも界面準位は発生ぜず、このなめ界面リーク電
流による暗電流は極めて小さい。また誘電体層の厚さは
メサの高さ程度と厚いので、十分な耐圧があり、またＭ
ＩＳ配線容量は無視しうる程度となり、かつ、プレーナ
埋込みであるから、電極のパターニングが容易で、段差
部で生じやすい配線切れも生じない。
２図は後に詳しく説明する本発明の半導体受光素子の一
実施例を示す断面図である。図において、■はｎ４型半
導体基板、２はｎ型バッファー層、３は光吸収層、４は
ｐ十型キャップ層、５は半導体基板と格子整合する誘電
体絶縁物理込み層、６は無反射コーテイング膜、７はｐ
側電極、８はｎ側室（５，９はリング電極（ｐ側室優の
一部分）である。受光領域はメザ状に基板までエンチン
グされており、この受光領域の直径を微小化することで
接合容量を削減している。５の部分が本発明の特徴であ
り、半導体基板と格子整合する誘電体絶縁物理込み層で
ある。この誘電体層は格子整合しているのでメサ側面と
の界面にも界面準位は発生ぜず、このなめ界面リーク電
流による暗電流は極めて小さい。また誘電体層の厚さは
メサの高さ程度と厚いので、十分な耐圧があり、またＭ
ＩＳ配線容量は無視しうる程度となり、かつ、プレーナ
埋込みであるから、電極のパターニングが容易で、段差
部で生じやすい配線切れも生じない。
（実施例）
第１図は前述のとおり本発明の一実施例を示す断面図で
ある。この実施例はＩｎＧａＡｓ／１ｎＰｐｉｎフオト
ダイオードであるか、本発明は曲の半導体系例えばＡ
４ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ系、Ｉ ｎＧ
ａＡｓ系／ＡｕＩｎＡｓ系等にも全く同じ様に適用でき
る。
ある。この実施例はＩｎＧａＡｓ／１ｎＰｐｉｎフオト
ダイオードであるか、本発明は曲の半導体系例えばＡ
４ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ系、Ｉ ｎＧ
ａＡｓ系／ＡｕＩｎＡｓ系等にも全く同じ様に適用でき
る。
第１図に示ず半導１水受光素子は以下の工程によって作
成した。：ｉず、ｎ＋型１ｎＰ基［１上に、ｎ＋型１ｎ
Ｐバッファ層２を１”ｐｍ厚に、キャリア濃度〜２ Ｘ
１０” ａｍ−’のｎ−型１ ｎ ｏ、 ｓ３Ｇ ａ
０．４７Ａ、ｓ層３を１μｍ厚に〜キャリア濃度０．
５〜１×１０＋９０づのρ−ＩｎＰ層４を〜１μ凱厚に
順次に有機金属気相成長法を用いて成長した後、３０μ
ｍΦの受光領域を残して、基板に達するまでエツチング
し、高さ〜３μｍのメサを形成した０次に３Ｘ１０−’
Ｐａ以下の高真空で５ｒＦｔ （格子定数５．８０人
）、ＢａＦ２ （格子定数６．２０人）を分子ビーム成
長法により蒸着した。（ネ）この成長方法は、浅野らが
、Ｊ、Ｊ、Ａ、Ｐ ２２ ｐ、１４７４ （１９８３
年）で、Ｓ１系においてＣａＦ２、ＳｒＦ２、Ｂ−ａＦ
ｚの成長をすでに行っている。ＩｎＰの格子定数は５．
８６人であり、これら３結晶とも立方晶型であることか
ら、両フッ化物の混晶（Ｓｒ、Ｂａ）Ｆ２はＩｎＰに格
子整合することが可能である。このため、メサ側面の埋
込み界面に界面準位は発生しない。成長に際しては、予
め受光領域メサ上部だけに、プラズマＣＶＤで堆積させ
たアモルファスＳｉＮ膜のマスクを形成しておき、メサ
部以外のｆｌＪｔ域に（Ｓｒ、Ｂａ）Ｆ２を選択的にエ
ピタキシャル成長し、その厚みを〜３μｍとメサの高さ
と同じにすることで一プレーナ埋込みを実現した。最後
にＰ、ｎ両＋１ＩＩＪ ｔ Ｋを各々、ＡｕＺｎ、Ａｕ
Ｇｅ で形成した。
成した。：ｉず、ｎ＋型１ｎＰ基［１上に、ｎ＋型１ｎ
Ｐバッファ層２を１”ｐｍ厚に、キャリア濃度〜２ Ｘ
１０” ａｍ−’のｎ−型１ ｎ ｏ、 ｓ３Ｇ ａ
０．４７Ａ、ｓ層３を１μｍ厚に〜キャリア濃度０．
５〜１×１０＋９０づのρ−ＩｎＰ層４を〜１μ凱厚に
順次に有機金属気相成長法を用いて成長した後、３０μ
ｍΦの受光領域を残して、基板に達するまでエツチング
し、高さ〜３μｍのメサを形成した０次に３Ｘ１０−’
Ｐａ以下の高真空で５ｒＦｔ （格子定数５．８０人
）、ＢａＦ２ （格子定数６．２０人）を分子ビーム成
長法により蒸着した。（ネ）この成長方法は、浅野らが
、Ｊ、Ｊ、Ａ、Ｐ ２２ ｐ、１４７４ （１９８３
年）で、Ｓ１系においてＣａＦ２、ＳｒＦ２、Ｂ−ａＦ
ｚの成長をすでに行っている。ＩｎＰの格子定数は５．
８６人であり、これら３結晶とも立方晶型であることか
ら、両フッ化物の混晶（Ｓｒ、Ｂａ）Ｆ２はＩｎＰに格
子整合することが可能である。このため、メサ側面の埋
込み界面に界面準位は発生しない。成長に際しては、予
め受光領域メサ上部だけに、プラズマＣＶＤで堆積させ
たアモルファスＳｉＮ膜のマスクを形成しておき、メサ
部以外のｆｌＪｔ域に（Ｓｒ、Ｂａ）Ｆ２を選択的にエ
ピタキシャル成長し、その厚みを〜３μｍとメサの高さ
と同じにすることで一プレーナ埋込みを実現した。最後
にＰ、ｎ両＋１ＩＩＪ ｔ Ｋを各々、ＡｕＺｎ、Ａｕ
Ｇｅ で形成した。
この実施例において、メサ径３０μｍΦ、１０Ｖバイア
ス時接合容量Ｃｊ ＝０．１５ｐ Ｆ以下に対して（ポ
ンディングパッド５０ｕｍΦにおいて）配線容量Ｃｐａ
ｄ ＝０．０４ｐ Ｆ以下であり、配線容量は無視しう
′る値となった。このため、５０Ω負荷抵抗時のＣＲ時
定数によるカットオフ周波数は２１ＧＨｚとなる。一方
、キャリアの空乏層走行時間制限によるカットオフ周波
数が３０ＧＨｚであることから、本素子は接合容量によ
るＣＲ時定数制限を受けており、本構造においてメサ径
をさらに微小化することだけでさらに高速化できる。ま
た、暗電流は、１０Ｖバイアス時において７０ｐＡ以下
と、従来のプレーナ型素子と較べても低い値であった。
ス時接合容量Ｃｊ ＝０．１５ｐ Ｆ以下に対して（ポ
ンディングパッド５０ｕｍΦにおいて）配線容量Ｃｐａ
ｄ ＝０．０４ｐ Ｆ以下であり、配線容量は無視しう
′る値となった。このため、５０Ω負荷抵抗時のＣＲ時
定数によるカットオフ周波数は２１ＧＨｚとなる。一方
、キャリアの空乏層走行時間制限によるカットオフ周波
数が３０ＧＨｚであることから、本素子は接合容量によ
るＣＲ時定数制限を受けており、本構造においてメサ径
をさらに微小化することだけでさらに高速化できる。ま
た、暗電流は、１０Ｖバイアス時において７０ｐＡ以下
と、従来のプレーナ型素子と較べても低い値であった。
（発明の効果）
以上に実施例を挙げて詳し・く説明したように、本発明
によれば、高速に応答し、暗電流が小さく、１言１“ｎ
性に優れた半導体受光素子を得ることかでき、その価値
は大きい。
によれば、高速に応答し、暗電流が小さく、１言１“ｎ
性に優れた半導体受光素子を得ることかでき、その価値
は大きい。
第１図は本発明の一実施例のＪｔ４造を示す断面図、第
２図は従来の半導体受光素子の構造を示す断面図である
。 図において、１はｎ＋型半導体基板、２はｎ型パンファ
ー層、３は光吸収層、４はｐ十型キャップ層、５は半導
体基板と格子整合する誘電体絶縁物理込み層、６は無反
射コーテイング膜、７はＰ ！ｐＩＪ電、（支）、８は
ｎ側電極、９はリング電極（ｐ側電極の一部）、１１は
半絶縁性ＩｎＰ基板、１２はｎ＋型ＩｎＰバッファ層、
１３はｎ−型Ｉｎａ、ｓｓＧ ａ Ｏ４７Ａ Ｓ光吸収
層、１４はｐ＋型キャップ層、１５は受光部、１６はｎ
側室優、１７はエアブリッジ型９１則電極て゛ある。
２図は従来の半導体受光素子の構造を示す断面図である
。 図において、１はｎ＋型半導体基板、２はｎ型パンファ
ー層、３は光吸収層、４はｐ十型キャップ層、５は半導
体基板と格子整合する誘電体絶縁物理込み層、６は無反
射コーテイング膜、７はＰ ！ｐＩＪ電、（支）、８は
ｎ側電極、９はリング電極（ｐ側電極の一部）、１１は
半絶縁性ＩｎＰ基板、１２はｎ＋型ＩｎＰバッファ層、
１３はｎ−型Ｉｎａ、ｓｓＧ ａ Ｏ４７Ａ Ｓ光吸収
層、１４はｐ＋型キャップ層、１５は受光部、１６はｎ
側室優、１７はエアブリッジ型９１則電極て゛ある。
Claims (1)
- 受光領域の周囲が、半導体基板と格子整合する誘電体
絶縁物層によって埋込まれていることを特徴とする半導
体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068959A JPH01239973A (ja) | 1988-03-22 | 1988-03-22 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068959A JPH01239973A (ja) | 1988-03-22 | 1988-03-22 | 半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01239973A true JPH01239973A (ja) | 1989-09-25 |
Family
ID=13388720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068959A Pending JPH01239973A (ja) | 1988-03-22 | 1988-03-22 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01239973A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224460A (ja) * | 1993-01-26 | 1994-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体光検出器およびその製造方法 |
| KR20010094513A (ko) * | 2000-03-31 | 2001-11-01 | 윤종용 | 선택 영역 성장법을 이용한 도파로형 광 수신 소자의 제작방법 |
| US7307250B2 (en) | 2003-02-06 | 2007-12-11 | Seiko Epson Corporation | Light-receiving element and manufacturing method of the same, optical module and optical transmitting device |
| US8035187B2 (en) | 2008-02-06 | 2011-10-11 | Sony Corporation | Semiconductor light receiving element and optical communication system |
| JP2012124404A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオードおよびその製造方法 |
-
1988
- 1988-03-22 JP JP63068959A patent/JPH01239973A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224460A (ja) * | 1993-01-26 | 1994-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 半導体光検出器およびその製造方法 |
| KR20010094513A (ko) * | 2000-03-31 | 2001-11-01 | 윤종용 | 선택 영역 성장법을 이용한 도파로형 광 수신 소자의 제작방법 |
| US7307250B2 (en) | 2003-02-06 | 2007-12-11 | Seiko Epson Corporation | Light-receiving element and manufacturing method of the same, optical module and optical transmitting device |
| US8035187B2 (en) | 2008-02-06 | 2011-10-11 | Sony Corporation | Semiconductor light receiving element and optical communication system |
| JP2012124404A (ja) * | 2010-12-10 | 2012-06-28 | Nippon Telegr & Teleph Corp <Ntt> | フォトダイオードおよびその製造方法 |
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