JPH01240938A - データリードバック方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばラッチ形のコントロールレジスタに書
込んだ指令データをリードバックするデータリードバッ
ク方法に関する。

（従来の技術） ｃｐｕ　＜中央処理＠ＩＩ）から各デバイスに発せられ
る各指令データ、例えばデバイスとして印字機に印字動
作許可の指令データを発する場合は、この指令データを
ラッチ形の書込み専用コントロールレジスタに書込み、
このコントロールレジスタから印字機に与えている。そ
して、印字動作を不許可とする場合は、コントロールレ
ジスタに印字動作不許可の指令データを書込むことにな
る。

ところで、このような指令データを各デバイスに発する
に使用される各ラッチ形のコントローラレジスタは書込
み専用であって直接読み出すことができなくなっている
。従って、読出す場合は、コントローラレジスタの出力
端子にバッファを接続し、このバッファを介してＣＰＵ
で読み出しが行なわれる。第３図はかかるコントロール
レジスタへの指令データの書込み読み出しを行う場合の
回路構成図である。ｃｐｕｉにはアドレスバス２及びコ
ントロールバス３を介してタイミング口ジツり回路４が
接続されている。そして、このタイミングロジック回路
４にライト線５を介して各コントロールレジスタ６−１
〜５−ｎが共通接続されるとともにリード線７を介して
各３ステートバツフア８−１〜Ｂ−ｎが共通接続されて
いる。そして、各コントロールレジスタ６−１〜５−ｎ
の出力端子がそれぞれ各３ステートバツフア８−１〜８
−ｎに接続されている。又、ＣＰＵＩはデータバス９を
介して各コントロールレジスタ６−１〜５−ｎ及び各３
ステートバツフア８−１〜ｆ３−ｎと接続されている。

なお、前述の如く各コントロールレジスタ６−１〜５−
ｎにはそれぞれデバイス１０−１〜１０−１が接続され
ている。

しかして、例えばコントロールレジスタ６−１に指令デ
ータを書込む場合、ＣＰＵ１はアドレスバス２にコント
ロールレジスタ６−１を指定するアドレスを送出すると
ともにコントロールバス３にライト信号を送出し、この
後データバス９に指令データを送出する。これにより、
コントロールレジスタ６−１は自身のアドレスを受ける
とともにライト信号を、受けてデータバス９を通ってく
る指令データを受けて内部に書込む。このように指令デ
ータを書込むとコントロールレジスタ６−１はこの指令
データをデバイス１ｏ−１へ与えるとともに各３ステー
トバツフア８−１〜Ｆ３−ｎに送る。

一方、ＣＰＵ１は各コントロールレジスタ６−１〜５−
ｎに書込んだ指令データの内容を確認したり、又今とよ
うな内容の指令データが書込まれているのかを判断する
ために指令データのリードバックが行なわれる。例えば
コントロールレジスタ６−１の指令データをリードバッ
クする場合、ｃｐｕｉは３ステートバッファ８−１のア
ドレスをアドレスバス２に送出するとともにリード信号
をコントロールバス３に送出する。そうすると、３ステ
ートバッファ８−７では自身のアドレスを受けるととも
にリード信号を受けると、コントロールレジスタ６−１
から受けた指令データをデータバス９を通してｃｐｕ　
ｉに渡す。しかして、ＣＰＵ１はこの指令データからコ
ントロールレジスタ６−１に書込んだ指令データ内容を
判断する。

ところが、以上のような構成であるとコントロールレジ
スタ６−１〜６−ｎに対してそれぞれ３ステートバッフ
ァ８−１〜Ｂ−ｎを接続するので、コントロールレジス
タ６−１〜５−ｎの接続数が多くなればなるほど３ステ
ートバッファ８−１〜Ｂ−ｎの接続数も多くなる。この
ため、３ステートバッファ８−１〜８−ｎの専有面積が
広くなるとともにこれら３ステートバッファ８−１〜８
−ｎへのデータバス９のアウト数が増加する。さらに、
こればかりでなく消費電力の増加や回路基板に形成され
るパターンが複雑化する。

（発明が解決しようとする課題） 以上のようにリードバック機能を持たせると、３ステー
トバッファ８−１〜Ｂ−ｎの接続数が多くなってシステ
ム全体が大型化してしまう。

そこで本発明は、簡単な構成でかつＣＰＬＩに負担の掛
からないデータリードバック方法を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、中央処理装置により書込まれた各指令データ
をそれぞれ各デバイスに対して与える書込み専用の各コ
ントロールレジスタの書込まれた各指定データをリード
バックするデータリードバック方法において、各指令デ
ータの書込み時にこれら指令データを書込むべき各コン
トロールレジスタのアドレスと対応する各メモリエリア
に記憶させ、リードバック時に各メモリエリアを指定し
て各コントロールレジスタに書込まれた各指令データを
読み取るようにして上記目的を達成しようとするデータ
リードバック方法である。

（実施例） 以下、本発明の一実施例について図面を寝照して説明す
る。

第１図はデータリードバック方法を適用したデータリー
ドバック装置の構成図である。ＣＰＵ２０にはデータバ
ス２１を介して複数の書込み専用のコントロールレジス
タ２２−１〜２２−ｎが接続されている。又、ＣＰＵ２
０にはアドレスバス２３及びコントロールバス２４を介
してタイミングロジック回路２５が接続され、さらにこ
のタイミングロジック回路２５にライト線２６を介して
前記各コントロールレジスタ２２−１〜２２−ｎが接続
されている。

さて、ＣＰＵ２０には前記データバス２１及びアドレス
バス２３を介してＲＡＭ　（ランダム・アクセス・メモ
リ）２７が接続されている。そして、このＲＡＭ２７と
タイミングロジック回路２５との間はライト線２６及び
リード線２８で接続されている。このＲＡＭ２７には第
２図に示すように各コントロールレジスタ２２−１〜２
２−ｎの各アドレスに対応した各メモリエリアが形成さ
れ、これらメモリエリアにそれぞれ指令データが記憶さ
れるようになっている。

次に上記の如く構成された装置でのデータリードバック
作用について説明する。

先ず、指令データの書込み作用について説明する。例え
ば、コントロールレジスタ２２−１に書込みを行う場合
、、ＣＰＵ２０はアドレスバスにコントロールレジスタ
２２−１のアドレスを送出するとともにコントロールバ
ス２４にライト信号を送出し、この後データバス２１に
指令データを送出する。これにより、タイミングロジッ
ク回路２５は入力されたアドレス及びライト信号をデコ
ードしてライト信号をライト線２６に送出する。

なお、このライト信号はコントロールレジスタ２２−１
のみを指定するものとなっている。これにより、コント
ロールレジスタ２２−１のみが作動し、このコントロー
ルレジスタ２２−１はデータバス２１を通ってくる指令
データを受けて内部に書込み、かつこの指令データをデ
バイス１０−１へ与える。

一方、このときタイミングロジック回路２５から送出さ
れるライト信号はＲＡＭ２７にも送出されているので、
このＲＡＭ２７はライト信号及びデータバス２１を通っ
てくる指令データを受け、この指令データをコントロー
ルレジスタ２２−１と対応するメモリエリアに記憶する
。

次にリードバック作用について説明する。例えば、コン
トロールレジスタ２２−１の指令データをリードバック
する場合、ＣＰＵ２０はアドレスバス２３にコントロー
ルレジスタ２２−１のアドレスを送出するとともにコン
トロールバス２４にリード信号を送出する。これにより
、タイミングロジック回路２５はアドレス及びリード信
号をデコードしてそのリード信号をリード線２８に送出
する。しかして、ＲＡＭ２７ではリード信号の入力によ
りコントロールレジスタ２２−１のメモリエリアから記
憶されている指令データが読み出され、この指令データ
がデータバス２１を通してＣＰＵ２０に送られる。ここ
で、ＣＰＵ２０は読み出した指令データからコントロー
ルレジスタ２２−１に書込んだ指令データを判断する。

このように上記一実施例においては、各指令データの書
込み時にこれら指令データを書込むべき各コントロール
レジスタ２２−１〜２２−ｎのアドレスと対応する各メ
モリエリアに記憶させ、リードバック時に各メモリエリ
アを指定して各コントロールレジスタ２２−１〜２２−
ｎｋ：書込まれた各指令データを読み取るようにしたの
で、３ステートバツフアが全く不要となってその分だけ
回路基板上のスペースを有効に使用でき、かつ回路基板
のパターン形成が簡単となる。そのうえ、データバス２
１のアウト数も削減できる。又、ＣＰ（Ｊ２０はＲＡＭ
２７に対してアドレス指定するだけでリードバックでき
るので、ＣＰＬＩ２０の負担は少ない。さらに、各コン
トロールレジスタ２２−１〜２２〜ｎに対するビット操
作や論理演算が可能となってより負担が軽減する。

なお、本発明は上記一実施例に限定されるものでなくそ
の主旨を逸脱しない範囲で変形してもよい。例えば、ラ
ッチ形のコントロールレジスタ２２−１〜２２−１に限
らず他の形のコントロールレジスタにも適用できる。

［発明の効果コ 以上詳記したように本発明によれば、簡単な構成でかつ
ＣＰＵに負担の掛からないデータリードバック方法を提
供できる。

【図面の簡単な説明】

第１図は本発明に係わるデータリードバック方法を適用
したデータリードバック装茸の一実施例を示す構成図、
第２図は同装置におけるＲＡＭ内の模式図、第３図は従
来技術を説明するための図である。 ２０・・・ＣＰＵ、２１・・・データバス、２２−１〜
２２−ｎ・・・コントロールレジスタ、２３・・・アド
レスバス、２４・・・コントロールバス、２５・・・タ
イミングロジック回路、２６・・・ライト線、２７・・
・ＲＡＭ、２８・・・リード線。 出願人代理人　弁理士　鈴　江　武　産業　１　図 第２図

Claims (1)

【特許請求の範囲】
1. 中央処理装置により書込まれた各指令データをそれぞれ
   各デバイスに対して与える書込み専用の各コントロール
   レジスタの前記書込まれた各指定データをリードバック
   するデータリードバック方法において、前記各指令デー
   タの書込み時にこれら指令データを書込むべき前記各コ
   ントロールレジスタのアドレスと対応する各メモリエリ
   アに記憶させ、前記リードバック時に前記各メモリエリ
   アを指定して前記各コントロールレジスタに書込まれた
   各指令データを読み取ることを特徴とするデータリード
   バック方法。