JPH01241222A - Ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡＤ変換器に関し、特に半導体集積回路技術を
用いて大規模な制御回路（例えば４ビツトや８ビツトの
マイクロコンピュータ等）と同一基板に集積化したＡＤ
変換器に関するものである。

〔従来の技術〕

従来このようなＡＤ変換器を実現した例として、例えば
前橋らによる“ＣＭＯＳ８ビツトシングルチツプマイク
ロコンピユータμＰＤ７８１１２”ＮＥＣ技報Ｖｏ１．
３９　　Ｎｏ、１０　１９８６　　ｐｐ７５−８１に示
されるように、８入力マルチブレクサを持った逐次比較
方式を採用したＡＤ変換器が実現されている。

このＡＤ変換器の変換時間は２６．７μ式であった。

〔発明が解決しようとする課題〕

上述した従来のＡＤ変換器はプロセス技術の進歩に伴な
い、制御回路から発生する雑音に対し、敏感である。ど
の様な雑音が発生するかの一例はとしてＹ、Ｔｓｉｖｉ
ｄｉｓらによる“ＤＥＳＩＧＮ　ＯＦ　ＭＯ５ＶＬＳＩ
　ＣＩＲＣｌＪＩＴＳ　ＦＯＲ置ＥＣＯＭＭＬＩＮＩＣ
ＡＴＩＯＮＳ”Ｐｒｅｎｔｉｃｅ−）ｔａｌｌ　　ｌｎ
ｃ、１９８５　　ＰＰ３２１−３２４にて説明されてい
る。８ビツトの出力バッファが同時に動作した場合、約
２５ｍＡの電流が流れ、リードインダクタンスが５０ｎ
Ｈとすると電源線に２５０ｍＶの雑音が発生する。

このような電源雑音はプロセスのファイン化により、ま
すます内部ゲートで大きな雑音を発生することになる。

従来は、この電源雑音に対し、電源配線を制御回路（マ
イクロコンピュータ）とＡＤ変換器を分離して相互干渉
を防ぐ方法や、基板電位・ウェル電位を低インピーダン
スで終端して雑音が誘導するのを防ぐ方法、全差動構成
を採用する方法などが考えられていた。

しかしながら、クロック速度の高速化に伴ない耐雑音性
劣化、集積規模の増大等の問題点を有していた。

〔課題を解決するための手段〕

本発明のＡＤ変換器は、同一半導体基板上にＡＤ変換器
以外を制御するための第１の制御回路と、ＡＤ変換器を
制御するための第２の制御回路と、第１および第２の制
御回路を駆動するためのクロック発生器と、第２の制御
回路の出力をＡＤ変換器の動作クロックとして供給する
だめの可変クロック遅延と、外部リセット信号を入力す
るためのリセット端子と、外部リセット信号を受取って
から一定期間、可変クロック遅延を可変しＡＤ変換器の
入力をある一定電位に固定し、ＡＤ変換器の変換誤差を
観測して変換誤差を最小とするクロック遅延を検出し、
一定時間経過後にクロック遅延を設定する機能を有した
検出回路を有している。

また、別の実施態様として、外部リセット信号を入力す
るリセッ）・端子と、電源の投入を検出して信号出力す
る電源検出回路と、外部リセット信号又は電源投入によ
り検出回路をリセットするための論理和回路（ＯＲ回路
）と、検出回路を有した手段もある。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のブロック回路説明図で
ある。

クロック発生器１は例えば水晶発振子、セラミック発振
子やＣＲ形などの技術を利用してシステムクロックを供
給するものである。通常これらの発振子は半導体集積回
路に外付される。システムクロックは第１の制御回路と
第２の制御回路に供給される。第１の制御回路は本半導
体集積回路の大部分の制御を行うものであり、マイクロ
コンピュータであればディジタル入出力端子８を介して
ディジタルデータの人出力を行う。ディジタル入出力端
子は所要の数だけ必要であるが第１図には図示していな
い。ＡＤ変換器４のアナログ信号をディジタル信号１２
変換してデータもこのディジタル入出力端子８から外部
に出方される。図示はしていないが第１の制御回路には
複数本の制御信号が入出力される。

ＡＤ変換器４へのアナログ信号はアナログ入力端子７か
ら入力される。ＡＤ変換器４の入力がマルチプレックス
（例えば８チヤネル入力等）されている時は、アナログ
入力端子７は複数個となる。

ＡＤ変換器が完了するとＡＤ変換器４から第１の制御回
路３へと完了信号を送出するのが一般的である。

第２の制御回路は主にＡＤ変換器の動作クロックの発生
をするものである。例えば第一の制御回路からのＡＤ変
換スタート信号を受取ると、ＡＤ変換に必要なりロック
数を発生する構成が考えられる。第２の制御回路から出
力されたりｐワクは可変クロック遅延９を介してＡＤ変
換器に入力される。

可変クロック遅延９は一例としてインバータ１０個を縦
続接続しインバータ２段毎にトランスミッションゲート
４個を接続し、４個のトランスミッションゲートの片側
を共通に接続する。このように接続してどのトランスミ
ッションゲートを導通させるのかでクロック遅延を可変
できる。インバータ１段の遅延が例えば２ｎｓである場
合、４ｎｓ、８ｎｓ、１２ｎｓ、１６ｎｓの遅延が可変
できる。

リセット端子６は半導体集積回路のリセット信号入力端
子であり、半導体集積回路の動作開始時に印加される。

リセット信号が入力されると、第１の制御回路３はＡＤ
変換器４のアナログ入力を例えば接地電位へと固定し、
第２の制御回路２へと４回ＡＤ変換スタート信号を送る
。検出回路５はＡＤ変換器のディジタル信号の一部また
は全部のデータを受取ると可変クロック遅延を制御して
遅延量を変化させる。このようにＡＤ変換をクロック遅
延量を４回変化させて実施する。この４回実施１．たＡ
Ｄ変換の変換誤差が最小となるクロック遅延量を検出し
て検出回路５に記憶する。

変換誤差が最小の検出方法として例えばアナログ入力を
接地電位へと固定した場合にはＡＤ変換器の下位３ビツ
トを検出回路５でＡＤ変換器４から受取り、変換誤差最
小となる遅延量を求めればよい。リセット時間が５ｍｓ
程度有る場合には、ＡＤ変換器の変換速度が２６．７μ
冠とすると約１８７回の変換が可能となる。このような
場合、検出回路として、各遅延毎に４０回のＡＤ変換を
実施し、例えばセカンドＬＳＢ（Ｌｅａｓｔ　５１ｇｎ
１ｆｉｃａｎｔ　Ｂｉｔ）をカウントして、最小のカウ
ント数を得た遅延量とすることも可能である。

このような検出回路と可変クロック遅延手段を用いるこ
とにより、システムクロック雑音に対し最適なりロック
遅延でＡＤ変換器を動作させることができる。

なお、第１の制御回路３からＡＤ変換器４への制御信号
としては例えばアナログ入力マルチプレクサのチャネル
指定、リセット期間にＡＤ変換器の入力を所定の電位（
例えば接地電位）へ設定するための制御信号、ＡＤ変換
器のディジタル・データを送出してもらう制御信号など
が考、えられる。

また、第２の制御回路２から可変クロック遅延９を介し
てＡＤ変換器４への動作クロックはバースト状でなくと
も可能であり、可変クロック遅延を２回路設ければ連続
クロックとスタート信号で構成することができる。

さらにＡＤ変換器は分解能８ビツト、遅延段５段で説明
を行なったが分解能は何ビットでも良く、遅延量も何段
でも可能であり、システムクロック周波数とインバータ
２段当りの遅延量から段数を決定するのが好適な構成で
あろう。

第２図は本発明の第２の実施例のブロック回路説明図で
ある。第２図において第１図と同じ個所は同一番号を用
いて説明を省略しである。第２図と第１図の相違点は電
源検出回路２２と論理和回路２１を追加したことである
。

電源検出回路２２は電源投入時にリセット信号を発生す
るものであり、リセット端子からの信号と１．ての論理
和を論理和回路２１で行ない、システムリセット信号を
第１の制御回路３および検出回路５に供給する。

第２図の構成とすることで、電源投入時にもリセット信
号が供給されＡＤ変換器のクロック遅延の設定が可能と
なる。

なお、電源検出回路２２としてよく用いられるものは、
第３図の如き回路が使用される。第３図において電源が
投入されると抵抗３３と容量３４の接続点は接地電位に
保持される。この時出力３６は高レベルのままである。

抵抗３３は比較的高抵抗値を用いれば容量３４は小さく
することができる。インバータ３５の入力電位は電源か
ら抵抗３３を介して容量３４への充電により上昇する。

インバータ３５の入力電位がインバータ３５のしきい値
を超えると出力３６は低レベルとなる。このように電源
投入から出力３６が低レベルとなるまでの間がリセット
期間となる。

また論理和回路は２人力ＮＯＲとインバータを接続すれ
ば容易に実現できる。

〔発明の効果〕

以上説明したように本発明はリセット信号により一定時
間のリセット期間にＡＤ変換器の変換精度が最良となる
クロック遅延量を検出し、記憶することか可能となり、
マイクロコンピュータから発生するディジタル雑音に対
し感度を小さくし変換精度の優れたＡＤ変換器を提供す
る効果がある。

また、電源投入時にもリセット期間を経由して動作を開
始することにより使い易い変換精度の優れたＡＤ変換器
を提供する効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック回路説明図、
第２図は本発明の第２の実施例のブロック回路説明図、
第３図は電源検出回路の等価回路説明図である。 １・・・・・・クロック発生器、２・・・・・・第２の
制御回路、３・・・・・・第１の制御回路、４・・・・
・・ＡＤ変換器、５・・・・・・検出回路、６・・・・
・・リセット端子、７・・・・・・アナログ入力端子、
８・・・・・・ディジタル入出力端子、９・・・・・・
可変クロック遅延、２１・・・・・・論理和回路、２２
・・・・・・電源検出回路、３１・・・・・・電源端子
、３２・・・・・・接地端子、３３・・・・・・抵抗、
３４・・・・・・容量、３５・・・・・・インバータ、
３６・・・・・・出力。 代理人　弁理士　　内　原　　　音 阜１図 箔２圀

Claims (1)

【特許請求の範囲】
1. ＡＤ変換器において、同一半導体基板上に主としてＡＤ
   変換器以外を制御するための第１の制御回路と、主とし
   てＡＤ変換器を制御するための第２の制御回路を有し、
   前記第１および第２の制御回路と検出回路を駆動するた
   めのクロック発生器を有し、第２の制御回路の出力は可
   変クロック遅延を介してＡＤ変換器へと供給され動作ク
   ロックとなし、前記可変クロック遅延は外部リセット信
   号により動作を始め一定時間後動作を停止する検出回路
   によりその遅延量が制御され、検出回路は前記一定時間
   内の入力がある電位に固定された時の変換誤差が最小と
   なる可変クロック遅延の遅延量を検出し、前記一定時間
   を経過後に可変クロック遅延を前記遅延量に設定するこ
   とを特徴とするＡＤ変換器。