JPH01241622A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPH01241622A JPH01241622A JP63070016A JP7001688A JPH01241622A JP H01241622 A JPH01241622 A JP H01241622A JP 63070016 A JP63070016 A JP 63070016A JP 7001688 A JP7001688 A JP 7001688A JP H01241622 A JPH01241622 A JP H01241622A
- Authority
- JP
- Japan
- Prior art keywords
- partial product
- register
- input
- multiplier
- input adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は符号付きの乗算を行う乗算装置に関するもので
ある。
ある。
従来の技術
従来の乗算回路としては、例えば［インブルーブト ア
プローチ トウ ザ ユーズ オプ プＩし〒ス マル
チプリケージ苫ン アルゴリズム」アイ・ビー・エム
テクニカル ディスクロジャブレティン ２７巻１１号
１９８６年４月（”Ｉｍｐｒｏｖｅｄ ａｐｐｒｏａｃ
ｈ ｔｏ ｔｈｅ ｕｓｅ ｏｆ Ｂｏｏｔｈ’ｓｍｕ
ｌｔｉｐｌｉｃａｔｉｏｎ ａｌｇｏｒｉｔｈｍ”、Ｉ
ＢＭ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕ
ｌｌｅｔｉｎ Ｖｏｌ、２７４１１ Ａｐｒｉ１１９８
５）に示されている。
プローチ トウ ザ ユーズ オプ プＩし〒ス マル
チプリケージ苫ン アルゴリズム」アイ・ビー・エム
テクニカル ディスクロジャブレティン ２７巻１１号
１９８６年４月（”Ｉｍｐｒｏｖｅｄ ａｐｐｒｏａｃ
ｈ ｔｏ ｔｈｅ ｕｓｅ ｏｆ Ｂｏｏｔｈ’ｓｍｕ
ｌｔｉｐｌｉｃａｔｉｏｎ ａｌｇｏｒｉｔｈｍ”、Ｉ
ＢＭ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ Ｂｕ
ｌｌｅｔｉｎ Ｖｏｌ、２７４１１ Ａｐｒｉ１１９８
５）に示されている。
第６図はこの従来の乗算回路のブロック図を示すもので
あり、１は被乗数レジスタ、３は乗数レジスタ、１１は
累算された部分積の上位を保持する上位積レジスタ、１
゛２は下位積レジスタ、１３は演算回路、１４は演算と
演算回路のＢ入力を制御する演算制御回路、４は乗数２
ビツト右シフトする乗数シック、１４は演算回路の出力
を２ビツト右シフトする上位累算部分積シフタ、１５は
上位累算部分積シフタ１４の桁あふれを左からキャリ入
力して下位積レジスタ１２を２ビツト右シフトする下位
累算部分積シフタ、６は乗数シフタ４の桁あふれを保持
するキャリフラグ、１６は披乗数の２倍値を得るための
２倍回路、１７は選択回路である。
あり、１は被乗数レジスタ、３は乗数レジスタ、１１は
累算された部分積の上位を保持する上位積レジスタ、１
゛２は下位積レジスタ、１３は演算回路、１４は演算と
演算回路のＢ入力を制御する演算制御回路、４は乗数２
ビツト右シフトする乗数シック、１４は演算回路の出力
を２ビツト右シフトする上位累算部分積シフタ、１５は
上位累算部分積シフタ１４の桁あふれを左からキャリ入
力して下位積レジスタ１２を２ビツト右シフトする下位
累算部分積シフタ、６は乗数シフタ４の桁あふれを保持
するキャリフラグ、１６は披乗数の２倍値を得るための
２倍回路、１７は選択回路である。
以上のように構成された従来の乗算回路について、以下
にその動作を説明する。
にその動作を説明する。
始めに、被乗数ならびに乗数をそれぞれ被乗数レジスタ
１と乗数レジスタ３に入力するとともに、上位積レジス
タ１１と下位積レジスタ１２およびキャリフラグ６を零
にクリアする。
１と乗数レジスタ３に入力するとともに、上位積レジス
タ１１と下位積レジスタ１２およびキャリフラグ６を零
にクリアする。
演算回路１３の演算およびＢ入力は乗数レジスタ３の下
位２ビツトとキャリアラグ５とから決定され、演算回路
１３の出力は第４図において演算の欄がＡ”ならば八入
力をそのｔｔ、”Ａ−１−Ｂ”ならば八入力とＢ入力の
加算結果、’Ａ−Ｂ”ならば八入力からＢ入力の減算結
果となる。またＢ入力は選択回路１７において６×”な
らば被乗数レジスタ１が、２×”ならば２倍回路１６の
出力が選択される。演算後、乗数シフタ４、上位累算部
分積シフタ１４および下位累算部分積シフタ１６はいず
れも右に算術シフトし、それぞれ所定のレジスタにシフ
ト結果を格納する。
位２ビツトとキャリアラグ５とから決定され、演算回路
１３の出力は第４図において演算の欄がＡ”ならば八入
力をそのｔｔ、”Ａ−１−Ｂ”ならば八入力とＢ入力の
加算結果、’Ａ−Ｂ”ならば八入力からＢ入力の減算結
果となる。またＢ入力は選択回路１７において６×”な
らば被乗数レジスタ１が、２×”ならば２倍回路１６の
出力が選択される。演算後、乗数シフタ４、上位累算部
分積シフタ１４および下位累算部分積シフタ１６はいず
れも右に算術シフトし、それぞれ所定のレジスタにシフ
ト結果を格納する。
以上の演算およびシフトは、乗数が偶数ビット長のとき
は乗数のビット長÷２回、乗数が奇数ビット長のときは
（乗数のビット長＋１）÷２回繰り返される。
は乗数のビット長÷２回、乗数が奇数ビット長のときは
（乗数のビット長＋１）÷２回繰り返される。
乗算結果は上位積レジスタ１１と下位積レジスタ１２に
上位と下位に別れて保持される。
上位と下位に別れて保持される。
また、全部分積を求めて加算する乗算器は例えば’ＬＳ
Ｉ化が進む並列演算方式による乗算器の回路方式を見る
”日経ニレ１９７８ 、５ 、２９Ｐ、７６ に示され
る。
Ｉ化が進む並列演算方式による乗算器の回路方式を見る
”日経ニレ１９７８ 、５ 、２９Ｐ、７６ に示され
る。
発明が解決しようとする課題
しかしながら上記のような構成では、部分積が１つしか
生成されないため、ｎビットの乗数を２ビツトのブース
（Ｂｏｏｔｈ）のアルゴリズムで処理する場合ｎ／２
サイクル必要であるという問題点を有していた。
生成されないため、ｎビットの乗数を２ビツトのブース
（Ｂｏｏｔｈ）のアルゴリズムで処理する場合ｎ／２
サイクル必要であるという問題点を有していた。
また、全部分積を求めて累算する乗算器では非常に多く
のハードウェアを必要とするという課題を有していた。
のハードウェアを必要とするという課題を有していた。
本発明はかかる点に濫み、少ないハードウェアの増加で
２つの部分積を同時に生成し、３入力加算器を用いて累
算処理を行う高速乗算装置を提供することを目的とする
。
２つの部分積を同時に生成し、３入力加算器を用いて累
算処理を行う高速乗算装置を提供することを目的とする
。
課題を解決するための手段
本発明は累算処理に用いる３入力加算器と、前記３入力
加算器の出力を保持し再び前記３入力加算器に入力する
累算部分積レジスタと、被乗数から上位部分積を生成し
前記３入力加算器に入力する上位部分積生成回路と、被
乗数から下位部分積を生成し前記３入力加算器に入力す
る下位部分積生成回路と、乗数から前記上位部分積生成
回路と前記上位部分積生成回路を制御する生成回路とを
備えた乗算装置である。
加算器の出力を保持し再び前記３入力加算器に入力する
累算部分積レジスタと、被乗数から上位部分積を生成し
前記３入力加算器に入力する上位部分積生成回路と、被
乗数から下位部分積を生成し前記３入力加算器に入力す
る下位部分積生成回路と、乗数から前記上位部分積生成
回路と前記上位部分積生成回路を制御する生成回路とを
備えた乗算装置である。
作 用
本発明は前記した構成により、２つの部分積を同時に生
成し、３入力加算器で累算部分積を求めるため、１サイ
クルで２倍の処理ができ、高速乗算が可能となる。
成し、３入力加算器で累算部分積を求めるため、１サイ
クルで２倍の処理ができ、高速乗算が可能となる。
実施例
第１図は本発明の実施例における乗算装置のブロック図
を示すものである。１は乗算開始時に被乗数を入力し、
演算処理中は左に４ビツトずつシフトされた被乗数を保
持する被乗数レジスタ、２は被乗数レジスタ１に保持さ
れた数値を左に４ビツトシフトする被乗数シフタ、３は
乗算開始時に乗数を入力して演算処理中は４ビツトずつ
右シフトされた乗数が保持される乗数レジスタ、４は乗
数レジスタ３に保持された数値を４ビツト右シフトする
乗数シフタ、６は乗数レジスタ３に保持された数値を右
シフトしたときの桁あぶれを保持するキャリアラグ、７
は被乗数レジスタ１に保持された数値Ｘから±４Ｘ、±
８ｘを出力する上位部分積生成回路、８は被乗数レジス
タ１に保持された数値Ｘから±Ｘ、±２ｘを出力する下
位部分積生成回路、６は乗数レジスタ３の下位４ビツト
とキャリフラグ６を入力し、上位部分積生成回路７と下
位部分積生成回路８を制御する制御回路、９は演算処理
中は累算された部分積を保持する累算部分積レジスタ、
１０は上位部分積生成回路７の出力と下位部分積生成回
路８の出力と累算部分積レジスタ９に保持された数値を
入力し３入力の加算を行い、結果を累算部分積レジスタ
９に格納する３入力加算器である。また、第３図は上位
部分積生成回路７及び下位部分積生成回路８の詳細図を
、第４図は３入力加算器１ｏの詳細図を示すものである
。
を示すものである。１は乗算開始時に被乗数を入力し、
演算処理中は左に４ビツトずつシフトされた被乗数を保
持する被乗数レジスタ、２は被乗数レジスタ１に保持さ
れた数値を左に４ビツトシフトする被乗数シフタ、３は
乗算開始時に乗数を入力して演算処理中は４ビツトずつ
右シフトされた乗数が保持される乗数レジスタ、４は乗
数レジスタ３に保持された数値を４ビツト右シフトする
乗数シフタ、６は乗数レジスタ３に保持された数値を右
シフトしたときの桁あぶれを保持するキャリアラグ、７
は被乗数レジスタ１に保持された数値Ｘから±４Ｘ、±
８ｘを出力する上位部分積生成回路、８は被乗数レジス
タ１に保持された数値Ｘから±Ｘ、±２ｘを出力する下
位部分積生成回路、６は乗数レジスタ３の下位４ビツト
とキャリフラグ６を入力し、上位部分積生成回路７と下
位部分積生成回路８を制御する制御回路、９は演算処理
中は累算された部分積を保持する累算部分積レジスタ、
１０は上位部分積生成回路７の出力と下位部分積生成回
路８の出力と累算部分積レジスタ９に保持された数値を
入力し３入力の加算を行い、結果を累算部分積レジスタ
９に格納する３入力加算器である。また、第３図は上位
部分積生成回路７及び下位部分積生成回路８の詳細図を
、第４図は３入力加算器１ｏの詳細図を示すものである
。
以上のように構成された本実施例の乗算回路について、
以下にその動作を説明する。
以下にその動作を説明する。
まず、累算部分積レジスタ９にゼロを、被乗数レジスタ
１に被乗数を、乗数レジスタ３に乗数をそれぞれ格納す
る。被乗数レジスタ１に保持されている数値をｘ（！。
１に被乗数を、乗数レジスタ３に乗数をそれぞれ格納す
る。被乗数レジスタ１に保持されている数値をｘ（！。
、ｘｌ、・・・・・・ｘｎ−４）、乗数レジスタ３に保
持されている数値をＹ （ｙ□ ＋ ７１ ＋・・・・
・・ｙｎｌ）とする。
持されている数値をＹ （ｙ□ ＋ ７１ ＋・・・・
・・ｙｎｌ）とする。
本実施例では２ビツトのブースのアルゴリズムに基づい
て説明する。
て説明する。
Ｏ）乗数レジスタ３の下位４ビツト（Ｖ ｎ４ ＋７ｎ
−３＋７ｎ−２ｊ’ｎ−１）とＣ（キャリフラグ）を制
御回路６に入力し、上位部分積生成回路７゜下位部分積
生成回路８を制御する。下位部分積生成回路７と下位部
分積生成回路８では、第２図に示すデータを出力する。
−３＋７ｎ−２ｊ’ｎ−１）とＣ（キャリフラグ）を制
御回路６に入力し、上位部分積生成回路７゜下位部分積
生成回路８を制御する。下位部分積生成回路７と下位部
分積生成回路８では、第２図に示すデータを出力する。
（２３入力加算器１ｏにおいて、上位部分積生成回路７
．下位部分積生成回路８の出力及び累算部分積レジスタ
９に保持されている数値の間で加算を行い、結果を累算
部分積レジスタ９に格納する。一方、被乗数レジスタ１
は被乗数シフタ２で左に４ピツトシフトして再び被乗数
レジスタ１に格納される。また、乗数レジスタ３は乗数
シフタ４で右に４ビツトシフトされ、再び乗算レジスタ
３に格納される。
．下位部分積生成回路８の出力及び累算部分積レジスタ
９に保持されている数値の間で加算を行い、結果を累算
部分積レジスタ９に格納する。一方、被乗数レジスタ１
は被乗数シフタ２で左に４ピツトシフトして再び被乗数
レジスタ１に格納される。また、乗数レジスタ３は乗数
シフタ４で右に４ビツトシフトされ、再び乗算レジスタ
３に格納される。
（１）（２）の操作をｎビットの乗数の場合ｎ／４ サ
イクル繰り返すことにより乗算結果が累算部分積レジス
タ９に保持されることになる。
イクル繰り返すことにより乗算結果が累算部分積レジス
タ９に保持されることになる。
ここで、第３図に示すように上位部分積生成回路７は左
２又は３ビツトシフタと２の補数生成回路、下位部分積
生成回路８は左０又は１ピツトノフタと２の補数生成回
路を用いて構成することができる。また、第４図に示す
ように、３入力加算器は２入力加算器にＣ３Ａを付加す
るだけで実現することができる。
２又は３ビツトシフタと２の補数生成回路、下位部分積
生成回路８は左０又は１ピツトノフタと２の補数生成回
路を用いて構成することができる。また、第４図に示す
ように、３入力加算器は２入力加算器にＣ３Ａを付加す
るだけで実現することができる。
以上のように、本実施例によれば、少ないハードウェア
の増加で乗数の下位４ピツトとキャリフラグから上位部
分積と下位部分積を生成し３入力加算器で演算するとい
う構成により、ｎビットの乗数の場合ｎ／４ サイクル
で実行できる。
の増加で乗数の下位４ピツトとキャリフラグから上位部
分積と下位部分積を生成し３入力加算器で演算するとい
う構成により、ｎビットの乗数の場合ｎ／４ サイクル
で実行できる。
なお、この実施例においてはブースのアルゴリズムを用
いたが、本発明はブースのアルゴリズム以外の方法でも
実現することが可能であることは言うまでもなく、通常
の２倍の速度で乗算を実行することができる。
いたが、本発明はブースのアルゴリズム以外の方法でも
実現することが可能であることは言うまでもなく、通常
の２倍の速度で乗算を実行することができる。
発明の詳細
な説明したように、本発明によれば乗算器のような大き
なハードウェアを用いることなく、従来の乗算回路に対
して少ないハードウェアの増加で、従来の乗算処理時間
の半分の処理時間で乗算が実行でき、その実用的効果は
大きい。
なハードウェアを用いることなく、従来の乗算回路に対
して少ないハードウェアの増加で、従来の乗算処理時間
の半分の処理時間で乗算が実行でき、その実用的効果は
大きい。
第１図は本発明の一実施例の乗算装置のブロック図、第
２図は同実施例における制御回路の制御テーブル図、第
３図は同実施例における上位部分積生成回路および下位
部分積生成回路８の詳細な構成を示すブロック図、第４
図は同実施例における３入力加算器の詳細な構成を示す
回路図、第６図は従来の乗算装置のブロック図、第６図
は同装置の演算制御回路の制御テーブル図である。 １・・・・・・被乗数レジスタ、２・・・・・・被乗数
シフト、３・・・・・・乗数レジスタ、４・・・・・・
乗数シフタ、６・・・・・・キャリフラグ、６・・・・
・・制御回路、７・・・・・・上位部分積生成回路、８
・・・・・・下位部分積生成回路、９・・・・・・累算
部分積レジスタ、１０・・・・・・３入力加算器、１１
・・・・・・上位積レジスタ、１２・・・・・・下位積
レジスタ、１３・・・・・・演算回路、１４・・・・・
・上位累算部分積シフタ、１６・・・・・・下位累算部
分積シフタ、１６・・・・・・２倍回路、１７・・・・
・・選択回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 ＩＱ） 第３図
２図は同実施例における制御回路の制御テーブル図、第
３図は同実施例における上位部分積生成回路および下位
部分積生成回路８の詳細な構成を示すブロック図、第４
図は同実施例における３入力加算器の詳細な構成を示す
回路図、第６図は従来の乗算装置のブロック図、第６図
は同装置の演算制御回路の制御テーブル図である。 １・・・・・・被乗数レジスタ、２・・・・・・被乗数
シフト、３・・・・・・乗数レジスタ、４・・・・・・
乗数シフタ、６・・・・・・キャリフラグ、６・・・・
・・制御回路、７・・・・・・上位部分積生成回路、８
・・・・・・下位部分積生成回路、９・・・・・・累算
部分積レジスタ、１０・・・・・・３入力加算器、１１
・・・・・・上位積レジスタ、１２・・・・・・下位積
レジスタ、１３・・・・・・演算回路、１４・・・・・
・上位累算部分積シフタ、１６・・・・・・下位累算部
分積シフタ、１６・・・・・・２倍回路、１７・・・・
・・選択回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ２ 図 ＩＱ） 第３図
Claims (1)
- 累算処理に用いる３入力加算器と、前記３入力加算器の
出力を保持し再び前記３入力加算器に入力する累算部分
積レジスタと、被乗数から上位部分積を生成し前記３入
力加算器に入力する上位部分積生成回路と、被乗数から
下位部分積を生成し前記３入力加算器に入力する下位部
分積生成回路と、乗数から前記上位部分積生成回路と前
記下位部分積生成回路を制御する制御回路とを備え、２
つの部分積を同時に生成し、前記３入力加算器で累算部
分積を求めることを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070016A JPH01241622A (ja) | 1988-03-24 | 1988-03-24 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63070016A JPH01241622A (ja) | 1988-03-24 | 1988-03-24 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241622A true JPH01241622A (ja) | 1989-09-26 |
Family
ID=13419393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63070016A Pending JPH01241622A (ja) | 1988-03-24 | 1988-03-24 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241622A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03114887U (ja) * | 1990-03-07 | 1991-11-26 | ||
| JPH0474219A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 高速乗算器 |
-
1988
- 1988-03-24 JP JP63070016A patent/JPH01241622A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03114887U (ja) * | 1990-03-07 | 1991-11-26 | ||
| JPH0474219A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 高速乗算器 |
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