JPS59500342A - 電気的に改変可能の不揮発性浮動ゲ−ト記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的に改変可能の不揮発性浮動 ゲート記憶装置 この発明は一般に半導体記旧装置に関し、特に電気的に改変可能の不揮発性浮動 ゲート記憶装置に関する。

マイクロプロセッサを基本とする諸方一式並びにそれに関連する技術分野では、 長い間電気的に改変可能のリードオンリー記憶（ＥＡＲＯＭ）素子が要求されて おり、満して来たが、電算機の性格が複離化し、高速大容量を要求されると共に 、プログラミングすなわち「書込み」が蓉易で、場合によってはその装置の再プ ログラミング（「消去」と「再書込み」）が可能な高密度記憶装置の必要が生じ ている。このため現在設計技術者のｆｌｌ用し得る装置は、不揮発性は有するが 、後述のようにこの発明により解決される固有の欠点を持っている。

この装置の１つ（ま浮動ゲート電子なだれ金属酸（ヒ物半導体（ＦＡＩφ○Ｓ） 装置の部類に属し、この形式の装置の特長は、電力が欠乏または中断したときで も、あらゆる外部電圧に無関係に記憶情報を維持することである。

この装置は外部電力に全く依存しないため、装置を再付勢する必要もなく、これ が電力の著しい節約になる。

この浮動ゲート型の装置は、普通所定の導電型の基板の表面に形成された反対導 電型のソースおよびドレン領域を有し、その基板表面のソース領域とドレン領域 の間にゲート構体が形成されている。このゲート構体（ｒｉ、捷（２） ず薄い絶縁層を、次に導電層（浮動ゲート）を、さらに第２の絶縁層を順次被着 して、浮動ゲートを完全に包囲してこれを装置の残部から絶縁し、その第２の絶 縁層（浮動ゲートの領域の）上に第２の導電層（通常制御ゲートと呼ばれる）を 形成することにより完成される。この装置の１例は米国特許第３５００１４２号 明細書に開示されている。

この装置の一大欠点は、浮動ゲートを荷電させるために必要な電子なだれ降伏を 起すに要する電界が高い上、その浮動ゲートの荷電を消去するために、装置全体 に透明窓を設けてこれをスペクトルの紫外線またはＸ線域のエネルギに曝露し得 るようにしなければ々らないことである。従って装置の全電荷を消去することな く１つの「ワード」だけを消去することは極めて困難で、装置全体をプログラミ ングし直す必要があり、またその装置すなワチチップを機器から取外して消去す るのに約３０−４５分という極めて長い露出時間を要する。

最近電気的に改変可能の不揮発性浮動ゲート型す−ドオンリー記は装置ができる ところまで技術が進歩して来た。このような記憶セルの１つが１９８０年２月２ ８日発行ノエレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ　）第１１３〜１１７頁 掲載のジ、？　：／　ソｙ　（、Ｗ、Ｓ、Ｊｏｈｎｓｏｎ　’）等の論文［１６ −Ｋ　ＥＥ−ＰＲＯＭはバイト消去可能のプログラム記憶用トンネル効果に依存 する（１．６−Ｋ　ＩＤＥ　ＰＲＯＭＲｅ工ｉ、ｅｓ　Ｏｎ　Ｔｕｎｎｅ工ｉ− ｎｇ　ｆｏｒ　Ｂｙｔｅ　−ＥｒａＳａｂｌｅ（３）１情昭５９−５０（Ｊ３４ ２（２）Ｐｒｏｇｒａｍ　Ｓｔｏｒａｇｅ　）　Ｊに詳述されている。この論文 で著者は多結晶シリコン（ポリシリコン）浮動ゲート構造を用いたセルがその多 結晶シリコンゲートと基板の間の薄イ酸化物層をフアクタ・ノルドハイムのトン ネル効果で通過する電子（または正孔）により荷電される「浮動ゲート型トンネ ル酸化物」構造を説明している。この論文では第１図によって代表的な装置の側 面が図示説明されているが、これによると浮動ゲート部材が第１の多結晶シリコ ンレベルを表わし、この形式の構造（第ルベルの多結晶シリコンが基板に最も近 いため浮動ゲートを表わし、第２の多結晶シリコンレベルにより覆われている） を用いると、浮動ゲートと基板の間のキャパシタンスが過度に高くなる。しかし 印加電圧の大部分がトンネル領域の両端間に現れるときに限り許容し得る低電圧 の「書込み」および「消去」動作ができるが、これには浮動ゲートと制御ゲート （第２の多結晶シリコンレベル）の間のキャパシタンスが“浮動ゲートと基板の 間のキャパシタンスよシ大きくなければならない。その上、許容される「書込み 」および「消去」特性を得るに要するキャパシタンス分布全実現するため、従来 法では第１および第２の多結晶シリコンレベルを隣接するフィールド酸化物上ま で拡張してキャパシタンスの追加を行うことを行ったが、この正味の結果は、必 要なキャパシタンスを得るためにフィールド酸化物の面積を大きくしなければな らず、このためセルが無用に大型化することであった。

（４） 以下にこの発明の浮動ゲート記憶装置の構造を説明するが、この説明において、 とする。但し、Ｃ工は浮動ゲートと基板の間のキャパシタンス、Ｃ２は第１の導 電層を浮動ゲートの間のキャパシタスｙ、　、Ｃ３ｔｒｉ第２　（Ｄ導電層と浮 動ゲートの間のキャパシタンスとし、Ｘ＞１、ｙ＞１とする。例えばＸ、ｙが何 れも３に等しいときは、式（ｌａ）はＣ５−３Ｃ２−３Ｃ工と書直せる。従って この装置の書込み効率は実用上納８０％まで引上げることができる。これは各キ ャパシタンス全調節して、読取シ動作と書込み消去動作の双方に対するキャパシ タンス配分比を変えることによって行われる。その上２つの多結晶シリコン層を 一緒に（印加電圧の大きさと極性を同じにして）駆動するときは、トンネル酸化 物層を介して誘起される電圧が読取り動作中の印加電圧の約２０％に低下する。

上述のキャパシタンヌ配分比は浮動ゲートの形を調節して、それがその最も幅の 狭いところでチャンネル領域に一致すると共に、そのチャンネル領域に隣接して これを画定するフィールド酸化物上に延び出すようにして得られる。またプログ ラム線とワード線の幅（小さい方）、その間の重なりおよびその間の酸化物層の 厚さを調節することにより、所要の効率を得ることができる。

浮動ゲートに容量性結合を追加することによって書込み効率を向上することがで きる。これは浮動ゲートを書込み動作中高電圧に適当にバイアヌされた隣接セル のドレン線の上まで拡張することによシ達せられる。このキャパシタンスの増大 により、与えられた書込み電圧における書込み効率が従来法の装置で得られるよ り高くなる第１図はこの発明の原理によって作られた電気的に改変可能の不揮発 性浮動ゲート記憶装置の平面図、第２図は第１図の新規な記憶装置の線２−２に 沿う断面図、第３図は第１図の新規な記憶装置の線３−３に沿う断面図、第４図 はこの発明に関連する装置の配列の略図である第１図、第２図および第３図には １寸型基板１０内に形成されたＰ型ウェル１２が示されているが、このＰ型ウェ ル１２の中にはチャンネル領域１８によって分離されたＮ型ドープのソース線１ ４とドレン線１６が形成されている。Ｐ型ウェル１２の表面にはフィールド酸化 物領域２２があって、ソース線１４、ドレン線およびチャンネル領２１８から成 る活性領域の限界を画定している。

チャンネル領域１８上には浮動ゲート部材２８．０があり、一部のその上方とこ れにはほぼ平行な方向に延びている。この導電性浮動ゲート部材２８．ｏはチャ ンネル領域ゲート部材２８．０より厚いこともある書込み、／消去窓を有する。

浮動ゲート部材２８．０は通常厚さ約５００人、（６） ギヤパシタンスＣ工の絶縁層３２．０によりＰ型ウェル１２０表面から分離絶縁 されている。図中の浮動ゲート部材２８．０、Ｐ型ウェル等の間の絶縁層の斜影 は明瞭化のため省略した。窓部２８．１は通常厚さ約１００人の絶縁層３２．１ によりチャンネル領域１８．から分離絶縁されている。

浮動ゲート部材２８．０の上にはこれにほぼ平行に導電制御ゲート部材３ｏがあ り、その小さい方の寸法（幅）が浮動ゲート部材２８．０と一致している。制御 ゲート部材３０は厚さ約５００人、キャパシタンスＣ２の絶縁層３４により浮動 ゲート部材２８．０から絶縁されている。ソー　ｙ、　オｘ　ｏ：ドレン領域１ ４．１６およびチャンネル領域１８から成るセルに対する浮動ゲート部材２８． ０が、フィールド酸化物２２の上と隣のセルのドレン領域２０の上に拡がったキ ャパシタンスＣ３の結合部２８．２（図の三方）を持つことが判る筈である。同 様に、右隣のセルの浮動ゲート部材２８．３は分離用フィールド酸化物２２の上 からドレン領域１６まで拡がる結合部２８．５を有する。この浮動ゲート部材２ ８．３は厚さ１００人の絶縁層によシＰ型ウェル１２から絶縁された書込み／消 去窓２８゜４を有し、その残部１ｄ厚さ約５００人の絶縁層３２゜０によってＰ 型ウェルから絶縁されている。

この出願で提示される基本的間・頭は電気的に改変可能の不揮発性浮動ゲート記 憶装置の書込み効率を向上することで、こ力、はトンネル酸化物３２．１（Ｃ工 ）を介して生ずる電界を最大にすることにより解決される。従来これは制御ゲー ト部材と浮動ゲート部材の間のキャパシタンスを最大に、浮動ゲート部材と基板 の間のキャパシタンスを最小にすることによって達していたが、この出願では代 りに浮動ゲート部材を「禁止」信号の印加された隣ノセルの選択されないソース またはドレン（ビット）線に結合することにより、トンネル酸化物３２．１を横 切る電界を強くしている。以上の説明は隣接セルの選択されないドレン線への結 合について行ったが、これがソース線でもよいことは当業者には自明である。

選ばれないドレン線は書込み動作中側倒ゲート部材と同じ電位にあるため、追加 の書込み電圧がコンデンサＣ３（第２図）ｋ介して浮動ゲート部材に印加さルる ことになる。このためＣ□とＣ３（第２図）が並列になシ、実効キャパシタンス はＣ工と０３の和になる。従って書込み効率はＣ３の結合のないとき次のように なる。

但し、Ｃ工は浮動ゲートと基板の間のキャパシタンス、Ｃ２は制御ゲートと浮動 ゲートの間のキャパシタンス、Ｃ３は浮動／ゲートと隣接する高電圧線の間のキ ャパシタンスである。Ｃ３はＣ１と並列になっているから、実効書込み効率は次 のようになる。

（８） であるから、Ｃ３のないときの書込み効率より高いことが判る。従ってこの出願 の書込み効率は、Ｃ３の範囲が０から無限大のため、式（４）で与えられる値か ら式（５）で与えられる値ｌまで変る。すなわちＣ３のキャパシタンスが大きい ほど、書込み効率は１００％に近付く。

次の表は「書込み」、「読取シ」、「書込み」（書込み禁止）、「消去」および ｒ／Ｌｅｊ（消去禁止）の諸機能を行わせるためにこの発明の装置の各素子に印 加する公称電位を示す。表中「素子」の欄に示された各素子に各機能欄の電位が それぞれ印加される。

従って上表のように装置は最初ドレン１６、ソース１４、Ｐ型ウェル１２に２０ Ｖの信号を印加し、制御ゲ一部材３０を接地することにより消去される。この最 初の「消去」動作によシ浮動ゲート部材２８．０に正の電荷を生じ、このためチ ャンネル領域１８が低閾値（高導通）状態になるが、上表に示すような適正な「 読取り」電圧を印加しない限り、チャンネル領域１８には電子流を生じない。こ れによって装置が実際に消去されているか否かを検定する便利な方法が与えられ る。

「書込み」のためにはドレン線２０と制御デート部材３０に２０Ｖの信号を印加 し、ソース領域１４、ドレン領域１６およびＰ型ウェル１２を接地電位（０ポル ト）に保つ。これによって浮動ゲート部材２８．０に負の電荷が生じ、式（５） に示すＣ工、Ｃ３の並列接続のため、チャンネル領域１８が高閾ｌｌ！［（低導 通）状態になる。この状懸では浮動ゲート部材２８．０の負電荷がチャンネル領 域１８の反転を防ぎ、書込みサイクル中ソーヌ領域１４とドレン領域１６の間に 導通を生じない。この装置の「書込み」を行うためには、すなわち与えられたセ ルに書込まれているのは高閾値状態か低閾値状態か全判定するためには、ドレン 領域１６と制御ゲート部材３０に５ｖの官号を印加し、ソース領域１４とＰ型ウ ェル１２を接地電位に保つ。この状態下の導通の表示により低閾値状態の（消去 された）装置が得られたことが判る。

以上１つの装置の動作を説明したが、このような装置を複数個行列に配置してア レイを形成することもできることは当業者に自明である。このようなアレイの１ つを（１ｏ） 第４図に示すが、ここでは第１図ないし第３図について解釈すると、この新規な 装置は１つのウェル内にプレイとして配列されている。第４図において線Ｓよ、 Ｄよは共通のソース線とドレン線で、第１列の全装置に割当てられ、Ｓ２、Ｄ２ ないしＳｎ、Ｄｎは残りの列のソース線およびドレン線を示す。Ｗ工ないしＷｘ は各行の制御ゲート部材３０を指定するものである。従って１０２４ビツトのア レイを形成するには、ワード線Ｗ工〜”１２８に接続された１２８個の装置を８ 列（Ｓよ、Ｄ工〜５８Ｄ８）並べることになる。また例えば１６０００（２ＫＸ ８）ビットアレイを構成したければ、それぞれこの装置を１行に８個ずつ含む高 さ１２８行のＰ型ウェル１６個を形成する。すると各Ｐ型ウェルはこの装置を１ ０２４個含み、そのアレイは１６３８４個のセルを含むことになる。与えられた Ｐ型つェル内の１列の１２８個の装置はそれぞれ第１図ないし第３図の１４．１ ６の、ような同じソース線とドレン線を割当てられ、すべてのウェルの同じ水平 行の各装置は３０のような共通の制御ゲート部材が割当てられているが、各装置 はそれぞれ自身の浮動ゲート部材２８．０　／　２８．１を有する。

従って上の表に示すようにソースおよびドレン線１４．１６並びにＰ型ウェル１ ２を適当にバイアスすることにより、容易に１６０００個の装置の任意の１つの 「書込み」または「読取り」を行い、与えられたウェル内の与えられた行の全装 置の「消去」を行うことができる。

選択したセルだけが消去されたことを確認するには、他他ノソース領域１４、ド レン領域１６およびビット線２０（隣接セルのソース領域（ビット線）のことも ある）に約２０Ｖを印加する。寸だ選択したセルたけに「書込み」が行われたこ とを確認するには、選ばれなかったソース領域とドレン領域並びにビット線２０ （隣接セルの止）電圧を印オロする。

ｇ　Ｓ

Claims (1)

1. 【特許請求の範囲】 互−に隔てられて間にチャンネル領域を画定する第２の導電型の第１および第２ の領域が形成された第１の導電型の半導体材料の基体と、この基体から絶縁され 、一端が上記チャンネル領域の上にあって上記基体との間に第１のキャパシタン スを画定する導電性浮動ゲート部材と、一部が上記浮動ゲート部材の上にあって これから絶縁され、その浮動ゲート部材との間に第２のキャパシタンスを画定す る導電層とを含み、上記半導体材料の基体中には上記第１および第２の領域から 隔離絶縁さｈた第２の導電型の第３の領域が設けられ、上記浮動ゲート部材の他 端には浮動ゲート延長部が何役され、その浮動ゲート延長部が上記浮動ゲート部 材を上記第３の領域に容量的に結合して上記浮動ゲート部材の他端と上記第３の 領域の間に第３のキャパシタンスを画定し、これによって、上記第１の領域、第 ２の領域および半導体材料の基体に第１の電位源を、上記第８の領域卦よび導電 層に第２の電位源を印加したとき、上記第１および第３のキャパシタンスが並列 に作用するようにした不揮発性浮動ゲート記憶装置。