JPH01243721A - パワーｍｏｓ ｆｅｔ駆動回路 - Google Patents
パワーｍｏｓ ｆｅｔ駆動回路Info
- Publication number
- JPH01243721A JPH01243721A JP63071095A JP7109588A JPH01243721A JP H01243721 A JPH01243721 A JP H01243721A JP 63071095 A JP63071095 A JP 63071095A JP 7109588 A JP7109588 A JP 7109588A JP H01243721 A JPH01243721 A JP H01243721A
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- JP
- Japan
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- power
- gate
- common mode
- power mos
- mode choke
- Prior art date
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- Pending
Links
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004804 winding Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は複数のパワーＭＯＳＦＥＴを並列及び／或いは
直列駆動するスイッチング電源等において、各パワーＭ
ＯＳＦＥＴのゲート充電電流のばらつきによってサージ
電圧が発生するのを抑制するために、各パワーＭＯＳＦ
ＥＴのゲート回路間にコモンモードチョークコイルを挿
入して各パワーＭＯＳＦＥＴのゲート充電電流を所定値
に抑制し、サージ電圧によってパワーＭＯＳＦＥＴが劣
下乃至破損するのを防止するようにしたものである。
直列駆動するスイッチング電源等において、各パワーＭ
ＯＳＦＥＴのゲート充電電流のばらつきによってサージ
電圧が発生するのを抑制するために、各パワーＭＯＳＦ
ＥＴのゲート回路間にコモンモードチョークコイルを挿
入して各パワーＭＯＳＦＥＴのゲート充電電流を所定値
に抑制し、サージ電圧によってパワーＭＯＳＦＥＴが劣
下乃至破損するのを防止するようにしたものである。
〔産業上の利用分野］
本発明は、パワーＭＯＳＦＥＴ駆動回路に係り、特にス
イッチング電源等に用いられるパワーＭＯＳＦＥＴ駆動
回路に関する。
イッチング電源等に用いられるパワーＭＯＳＦＥＴ駆動
回路に関する。
スイッチング電源としては各種の方式が提案されており
、これらのうち、フォワード型コンバータを有するスイ
ッチング電源等において、駆動トランスの出力を単一の
パワーＭＯＳＦＥＴで増幅するだけでは電流容量が不足
する場合には、第６図に示されるように、駆動トランス
Ｔ１の出力回路に複数のパワーＭＯＳＦＥＴＱＩ、Ｑ２
゜Ｑ３を並列に介設してこれらを同時に駆動させる方式
が採用されている。
、これらのうち、フォワード型コンバータを有するスイ
ッチング電源等において、駆動トランスの出力を単一の
パワーＭＯＳＦＥＴで増幅するだけでは電流容量が不足
する場合には、第６図に示されるように、駆動トランス
Ｔ１の出力回路に複数のパワーＭＯＳＦＥＴＱＩ、Ｑ２
゜Ｑ３を並列に介設してこれらを同時に駆動させる方式
が採用されている。
又、単一のパワーＭＯＳＦＥＴでは耐圧が不足する場合
には、第８図に示されるように、駆動トランスＴ１の各
出力でパワーＭＯＳＦＥＴＱ１、Ｑ２を駆動する方式が
採用されている。
には、第８図に示されるように、駆動トランスＴ１の各
出力でパワーＭＯＳＦＥＴＱ１、Ｑ２を駆動する方式が
採用されている。
しかしながら、第６図に示す方式では、ＦＥＴＱ１、Ｑ
３はそれぞれオン抵抗が正の温度係数（■ｏｓドレイン
電流は負の温度係数）のため、完全なオン領域において
は、ドレイン電流はバランスするが、過渡時即ち、ター
ンオン、ターンオフ時には配線のインダクタンス、配線
による抵抗Ｒ１゜Ｒ２，Ｒ３などのバラツキで各素子間
の電流値（■。−３ドレイン電流）は、第７図に示され
るように、大きく相異するため、サージ電圧の発生によ
ってＦＥＴＱ１、Ｑ２．Ｑ３が破損する虞があった。
３はそれぞれオン抵抗が正の温度係数（■ｏｓドレイン
電流は負の温度係数）のため、完全なオン領域において
は、ドレイン電流はバランスするが、過渡時即ち、ター
ンオン、ターンオフ時には配線のインダクタンス、配線
による抵抗Ｒ１゜Ｒ２，Ｒ３などのバラツキで各素子間
の電流値（■。−３ドレイン電流）は、第７図に示され
るように、大きく相異するため、サージ電圧の発生によ
ってＦＥＴＱ１、Ｑ２．Ｑ３が破損する虞があった。
又、第８図の方式の場合においても、各ＦＥＴＱ１、Ｑ
２のオフ時におけるドレインソース電圧が駆動トランス
Ｔ１の各巻線Ｎ１、Ｎ２．Ｎ３のカップリングの差や配
線抵抗、配線インダクタンスのバラツキなどによって、
第９図に示されるように、オフ時にサージ電圧のアンバ
ランスが生じ、ＦＥＴＱ１、Ｑ２が破損する虞があった
。
２のオフ時におけるドレインソース電圧が駆動トランス
Ｔ１の各巻線Ｎ１、Ｎ２．Ｎ３のカップリングの差や配
線抵抗、配線インダクタンスのバラツキなどによって、
第９図に示されるように、オフ時にサージ電圧のアンバ
ランスが生じ、ＦＥＴＱ１、Ｑ２が破損する虞があった
。
本発明は、前記従来の課題に鑑みて為されたものであり
、その目的は、パワーＭＯＳＦＥＴのゲート充電電流の
アンバランスによってパワーＭＯＳＦＥＴが破損するの
を防止することができるパワーＭＯＳＦＥＴ駆動回路を
提供することにある。
、その目的は、パワーＭＯＳＦＥＴのゲート充電電流の
アンバランスによってパワーＭＯＳＦＥＴが破損するの
を防止することができるパワーＭＯＳＦＥＴ駆動回路を
提供することにある。
前記目的を達成するために、本発明は、複数のパワーＭ
ＯＳ ＦＥＴを並列及び／或いは駆動するスイッチン
グ電源等において、各パワーＭＯＳＦＥＴのゲート回路
間にコモンモードチョークコイルを介設して各パワーＭ
ＯＳＦＥＴのゲート充電電流を均一化するパワーＭＯＳ
ＦＥＴ駆動回路を構成したものである。
ＯＳ ＦＥＴを並列及び／或いは駆動するスイッチン
グ電源等において、各パワーＭＯＳＦＥＴのゲート回路
間にコモンモードチョークコイルを介設して各パワーＭ
ＯＳＦＥＴのゲート充電電流を均一化するパワーＭＯＳ
ＦＥＴ駆動回路を構成したものである。
各パワーＭＯＳＦＥＴのゲートにはコモンモードチョー
クコイルを介してゲート電流が流れるため、コモンモー
ドチョークコイルの等アンペアターンの法則により、各
パワーＭＯＳＦＥＴのゲート充電電流が均一化され、ゲ
ート充電電流のアンバランスによってパワーＭＯＳＦＥ
Ｔが破損するのを防止することができる。
クコイルを介してゲート電流が流れるため、コモンモー
ドチョークコイルの等アンペアターンの法則により、各
パワーＭＯＳＦＥＴのゲート充電電流が均一化され、ゲ
ート充電電流のアンバランスによってパワーＭＯＳＦＥ
Ｔが破損するのを防止することができる。
第１図には、本発明の一実施例の構成が示されている。
本実施例は、図に示されるように、パワーＭＯＳＦＥＴ
ＱＩ、Ｑ２のゲート回路間にコモンモードチョークコイ
ル（カレントトランス）Ｌｌを介設したものであり、他
の構成は第６図のものと同様であるので、同一のものに
は同一符号を付してそれらの説明は省略する。なお、コ
モンモードチョークコイルＬ１のＦＥＴＱｌ側の巻数は
Ｎ２とされ、ＦＥＴＱ２例の巻数はＮ１＝Ｎ２とされて
いる。
ＱＩ、Ｑ２のゲート回路間にコモンモードチョークコイ
ル（カレントトランス）Ｌｌを介設したものであり、他
の構成は第６図のものと同様であるので、同一のものに
は同一符号を付してそれらの説明は省略する。なお、コ
モンモードチョークコイルＬ１のＦＥＴＱｌ側の巻数は
Ｎ２とされ、ＦＥＴＱ２例の巻数はＮ１＝Ｎ２とされて
いる。
以上の構成において各ＦＥＴＱＩ、Ｑ２にゲート信号が
流れると、第２図に示されるように、コモンモードチョ
ークコイルＬ１の等アンペアターンの法則に従って各Ｆ
ＥＴＱＩ、Ｑ２のゲートには、第２図の破線で示される
ように、ゲート充電電流１ｇ＋＝Ｉｇｚとなる電流が流
れる。なお、コモンモードチョークコイルＬｌが介設さ
れていないときには、各ＦＥＴＱＩ、Ｑ２には実線で示
されるようなゲート充電電流１ｇ＋、Ｉｇｚが流れる。
流れると、第２図に示されるように、コモンモードチョ
ークコイルＬ１の等アンペアターンの法則に従って各Ｆ
ＥＴＱＩ、Ｑ２のゲートには、第２図の破線で示される
ように、ゲート充電電流１ｇ＋＝Ｉｇｚとなる電流が流
れる。なお、コモンモードチョークコイルＬｌが介設さ
れていないときには、各ＦＥＴＱＩ、Ｑ２には実線で示
されるようなゲート充電電流１ｇ＋、Ｉｇｚが流れる。
このように、各ＦＥＴＱＩ、Ｑ２のゲートには等しい充
電電流が流れるため、各ＦＥＴＱＩ、Ｑ２のゲート電圧
がスレッショルド電圧に達する時間が一致し、各ＦＥＴ
ＱＩ、Ｑ２のドレインソース電流は■。−３１−ＩＩｌ
３＋の電流が流れる。このためゲート充電電流のアン
バランスによって各ＦＥＴＱＩ、Ｑ２の耐圧を越えたサ
ージ電圧が発生することは無く、ゲート充電電流のアン
バランスによってＦＥＴＱＩ、Ｑ２が破損するのを防止
することができる。
電電流が流れるため、各ＦＥＴＱＩ、Ｑ２のゲート電圧
がスレッショルド電圧に達する時間が一致し、各ＦＥＴ
ＱＩ、Ｑ２のドレインソース電流は■。−３１−ＩＩｌ
３＋の電流が流れる。このためゲート充電電流のアン
バランスによって各ＦＥＴＱＩ、Ｑ２の耐圧を越えたサ
ージ電圧が発生することは無く、ゲート充電電流のアン
バランスによってＦＥＴＱＩ、Ｑ２が破損するのを防止
することができる。
又、駆動トランスＴの各出力信号でパワーＭＯ５ＦＥＴ
ＱＩ、Ｑ２．Ｑ３を駆動する場合には各ＦＥＴＱＩ、Ｑ
２、Ｑ３のゲート回路間にコモンモードチョークコイル
ＬＬ、Ｌ２．Ｌ３を介設することによって前記実施例と
同様な効果を得ることが出来る（第３図参照）。
ＱＩ、Ｑ２．Ｑ３を駆動する場合には各ＦＥＴＱＩ、Ｑ
２、Ｑ３のゲート回路間にコモンモードチョークコイル
ＬＬ、Ｌ２．Ｌ３を介設することによって前記実施例と
同様な効果を得ることが出来る（第３図参照）。
第４図には、本発明のさらに他の実施例の構成が示され
ている。
ている。
本実施例は、ＦＥＴＱＩ、Ｑ２のゲート回路間にコモン
モードチョークコイルＬｌを挿入したものであり、他の
構成は第８図のものと同様であるので、第８図と同一の
もの及び相当するものには同一符号を付してそれらの説
明は省略する。
モードチョークコイルＬｌを挿入したものであり、他の
構成は第８図のものと同様であるので、第８図と同一の
もの及び相当するものには同一符号を付してそれらの説
明は省略する。
本実施例においても前記実施例と同様、ＦＥＴＱ１、Ｑ
２にゲート信号を流すと、コモンモードチョークコイル
Ｌｌの等アンペアターンの法則によって、第５図の破線
で示されるように、各ＦＥＴＱＩ、Ｑ２のゲートにはゲ
ート充電電流１ｇ、。
２にゲート信号を流すと、コモンモードチョークコイル
Ｌｌの等アンペアターンの法則によって、第５図の破線
で示されるように、各ＦＥＴＱＩ、Ｑ２のゲートにはゲ
ート充電電流１ｇ、。
Ｉｇｚが流れる。即ち、ＦＥＴＱＩ、Ｑ２のゲー
′トには等しい充電電流が流れる。なお、コモンモード
チョークコイルＬ１の巻線Ｎ１、Ｎ２はＮ１＝Ｎ２とさ
れている。
′トには等しい充電電流が流れる。なお、コモンモード
チョークコイルＬ１の巻線Ｎ１、Ｎ２はＮ１＝Ｎ２とさ
れている。
このように、本実施例においても、各ＦＥＴＱ１、Ｑ２
のゲートには等しい充電電流が流れるため、各ＦＥＴＱ
Ｉ、Ｑ２のゲート電圧がスレッショルド電圧に達する時
間が等しくなり、各ＦＥＴＱ１、Ｑ２のドレインソース
電圧は、第５図の破線で示されるように、等しくなり、
ＦＥＴＱＩ。
のゲートには等しい充電電流が流れるため、各ＦＥＴＱ
Ｉ、Ｑ２のゲート電圧がスレッショルド電圧に達する時
間が等しくなり、各ＦＥＴＱ１、Ｑ２のドレインソース
電圧は、第５図の破線で示されるように、等しくなり、
ＦＥＴＱＩ。
Ｑ２がオフになるときサージ電圧■。、によってＦＥＴ
ＱＩ、Ｑ２が破損するのを防止することができる。
ＱＩ、Ｑ２が破損するのを防止することができる。
なお、第１日本発明構成はステップモータ等の駆動回路
で実施し得る。
で実施し得る。
［発明の効果〕
以上説明したように本発明によれば、各パワーＭＯＳＦ
ＥＴのゲート回路間にコモンモードチョークコイルを挿
入して各パワーＭＯＳＦＥＴのゲート充電電流を所定値
に抑制するようにしたため、各パワーＭＯＳＦＥＴを並
列及び／或いは直列駆動するときに、各パワーＭＯＳＦ
ＥＴのゲート回路に配線抵抗、配線インダクタンスなど
のバラツキがあっても、各パワーＭＯＳＦＥＴが破損す
ることなく、駆動することが出来、信顛性の向上に寄与
することができるという優れた効果が得られる。
ＥＴのゲート回路間にコモンモードチョークコイルを挿
入して各パワーＭＯＳＦＥＴのゲート充電電流を所定値
に抑制するようにしたため、各パワーＭＯＳＦＥＴを並
列及び／或いは直列駆動するときに、各パワーＭＯＳＦ
ＥＴのゲート回路に配線抵抗、配線インダクタンスなど
のバラツキがあっても、各パワーＭＯＳＦＥＴが破損す
ることなく、駆動することが出来、信顛性の向上に寄与
することができるという優れた効果が得られる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を説明するための波形図、第３図は本発明の他
の実施例を示す回路図、第４図は本発明のさらに他の実
施例を示す回路図、第５図は第４図の作用を説明するた
めの波形図、第６図は従来例の回路図、 第７図は第６図の動作を説明するための波形図、第８図
は他の従来例の回路図、 第９図は第８図の動作を説明するための波形図である。 第１図、第３図及び第４図において、 Ｔ、ＴＩは駆動トランス、 Ｑ１、Ｑ２．Ｑ３はパワーＭＯＳＦＥＴ、Ｌ１、Ｌ２．
Ｌ３はコモンモードチョークコイルである。
図の動作を説明するための波形図、第３図は本発明の他
の実施例を示す回路図、第４図は本発明のさらに他の実
施例を示す回路図、第５図は第４図の作用を説明するた
めの波形図、第６図は従来例の回路図、 第７図は第６図の動作を説明するための波形図、第８図
は他の従来例の回路図、 第９図は第８図の動作を説明するための波形図である。 第１図、第３図及び第４図において、 Ｔ、ＴＩは駆動トランス、 Ｑ１、Ｑ２．Ｑ３はパワーＭＯＳＦＥＴ、Ｌ１、Ｌ２．
Ｌ３はコモンモードチョークコイルである。
Claims (4)
- （１）複数のパワーＭＯＳＦＥＴ（Ｑ１、Ｑ２）を駆動
するパワーＭＯＳＦＥＴ駆動回路において、各パワーＭ
ＯＳＦＥＴのゲート回路間にコモンモードチョークコイ
ル（Ｌ１、Ｌ２、Ｌ３）を介設して各パワーＭＯＳＦＥ
Ｔのゲート充電電流を均一化することを特徴とするパワ
ーＭＯＳＦＥＴ駆動回路。 - （２）前記複数のパワーＭＯＳＦＥＴはスイッチング電
源において同時に並列にスイッチングされるパワーＭＯ
ＳＦＥＴの各々であることを特徴とする請求項１記載の
パワーＭＯＳＦＥＴ駆動回路。 - （３）前記複数のパワーＭＯＳＦＥＴはステップモータ
の駆動のために同時に並列にスイッチングされるパワー
ＭＯＳＦＥＴの各々であることを特徴とする請求項１記
載ののパワーＭＯＳＦＥＴ駆動回路。 - （４）前記複数個のパワーＭＯＳＦＥＴはスイッチング
電源において直列接続され同時にスイッチングされるパ
ワーＭＯＳＦＥＴの各々であることを特徴とする請求項
１記載のパワーＭＯＳＦＥＴ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071095A JPH01243721A (ja) | 1988-03-25 | 1988-03-25 | パワーｍｏｓ ｆｅｔ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071095A JPH01243721A (ja) | 1988-03-25 | 1988-03-25 | パワーｍｏｓ ｆｅｔ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243721A true JPH01243721A (ja) | 1989-09-28 |
Family
ID=13450635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071095A Pending JPH01243721A (ja) | 1988-03-25 | 1988-03-25 | パワーｍｏｓ ｆｅｔ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256987A (ja) * | 2011-06-07 | 2012-12-27 | Toyota Industries Corp | スイッチング回路 |
| JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
| JP2021044996A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社 日立パワーデバイス | 電力変換装置、鉄道車両電気システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262086A (ja) * | 1986-05-07 | 1987-11-14 | ソニー株式会社 | スイツチング回路 |
-
1988
- 1988-03-25 JP JP63071095A patent/JPH01243721A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262086A (ja) * | 1986-05-07 | 1987-11-14 | ソニー株式会社 | スイツチング回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012256987A (ja) * | 2011-06-07 | 2012-12-27 | Toyota Industries Corp | スイッチング回路 |
| US9083333B2 (en) | 2011-06-07 | 2015-07-14 | Kabushiki Kaisha Toyota Jidoshokki | Switching circuit |
| JP2018512838A (ja) * | 2015-04-14 | 2018-05-17 | パワー インテグレーションズ ゲーエムベーハー | ゲート駆動ループ内で差動モードチョークを使用して電力スイッチを並列化すること |
| JP2021044996A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社 日立パワーデバイス | 電力変換装置、鉄道車両電気システム |
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