JPH0124374B2 - - Google Patents

Description

【発明の詳細な説明】 この出願の発明は、LC分布定数回路又はLC集
中定数回路を採用した遅延線において、インバー
タIC等を用いてパルス遅延装置を構成する場合
の遅延時間、パルス巾の温度補償をも可能とする
インピーダンスマツチング回路に関するものであ
る。

まず第一に従来より用いられている分布定数回
路を採用した遅延装置について、添付図面第１図
に基づき説明する。ICは波形整形のためのイン
バータIC，Ｗはコイル上を摺動するブラシワイ
パーである。この場合ブラシワイパーなしの固定
接点方式を用いてもよい。Ｌはコイルのインダク
タンス、Ｃはコイルとアース電極間のキヤパシタ
ンスである。遅延時間Td、特性インピーダンス
Zoは次式で表現される。

Td＝√. Zo＝√ 通常第１図の回路図においては、終端抵抗Ro
は特性インピーダンスZoと等しいものである。

Ro＝Zo 第２図のａ，ｂ，ｃ，ｄの図形は、第１図に矢
印ａ，ｂ，ｃ，ｄで表示したポイントにおける電
圧波形をそれぞれ図示するものである。

すなわち、第２図ａは入力波形で、PWは入力
パルス巾である。同ｂは入力波形のインバータ出
力、同ｃは遅延波形、同ｄは同ｃのインバータ出
力で、PW′は出力パルス巾を示す。又Td＋は立
上り遅延時間、Td−は立下り遅延時間である。

そこで注意すべきことは、ICは入力がスレツ
シヨルド電圧Vthになつたとき反転出力を出すと
いう現象である。すなわち、第２図の波形ｃを波
形ｄに整形する場合、スレツシヨルド電圧Vthが
Ｈレベル電圧VhとＬレベル電圧Vlとの中間にあ
れば立上り遅延時間Td＋と立下り遅延時間Td−
が同じになり、従つてパルス巾の変動は発生しな
い。しかし一般的にスレツシヨルド電圧Vthが上
述の如く中間にある様作用する如きICは存在せ
ず、例えばTTL ICの場合には、Vh＝4V、Vl＝
0.6V、Vth＝1.3V程度であるためTd＋はTd−よ
り大となり、入力パルス巾PWより出力パルス巾
PW′の方が小さくなる。

更にスレツシヨルド電圧Vthは温度特性を有す
るので、温度上昇にともないVthは低く保持され
る。従つて第１図に図示の回路図においては、常
温においてさえ、Td＋はTd−より大となり、入
力パルス巾に対して出力パルス巾は小さくなり、
又周囲温度上昇に伴いこの傾向は一層顕著とな
る。

第３図は、この出願の発明に係る回路図の一実
施例を示す。図に於て、Riは入力抵抗、Roは終
端抵抗、Rthは温度に対してマイナス係数をもつ
抵抗体でいわゆるサーミスタよりなる。以下第３
図の各抵抗体の抵抗値選択方法を説明する。まず
第一に終端抵抗Roとサーミスタ抵抗Rthの常温
における並列抵抗値 Ｒ＝１／１／Ro＋１／Rth が特性インピーダンスZo＝√と等しくな
るように設定する。上記特性インピーダンスZo
と入力抵抗Riで、第２図ｂの電圧波形を分圧し
て第２図ｃ及び第４図ｃの波形を得るものである
が、この際前記ｃのVhがICのスレツシヨルド電
圧Vthの２倍となるように入力抵抗Riを設定す
る。

又スレツシヨルド電圧Vthの温度特性に合せ
て、上記ｃの波形におけるVhが常にVthの２倍
になるように終端抵抗Roと温度補償抵抗（サー
ミスタ抵抗）Rthとの比を決定する。この様にし
て各抵抗Ri，Ro，Rthの値が設定される。

第４図ｃ，ｄは上述のように決定された第３図
の回路による二つの波形の関係を温度０℃と60℃
において図示したものである。

第５図、第６図はこの出願の発明に係る別の回
路図の実施例を図示する。いずれの回路において
も上記第３図の回路において採用したと同様な計
算方式により各抵抗Ri，Ro，Rthの値を求める
ことが出来る。第６図に図示するRpoはいわゆる
ポジスタで、サーミスタと反対に温度に対してプ
ラスの係数をもつ抵抗体である。

次に本発明に係る回路を組込んだ遅延装置の一
実施例を説明する。

第７図、第８図において、円筒状ベース３とハ
ウジング４とより構成された空洞内に、その上端
突出部６がハウジング４に設けた孔部９に嵌合
し、その下面に、ベース３の中心に設けた孔部１
０に嵌合している脚部７を突設したほぼ円筒形の
エポキシ樹脂のような不導体よりなるロータ５が
はめ込まれて、上記ロータの上端突出部６に穿設
した長溝８にドライバ等を挿入して回転すれば、
脚部７を芯として前記ロータ５は回動可能であ
る。前記ロータの上端突出部６の外側にハウジン
グ４の方向に開口した断面コ字状の環状溝１１を
ロータ５の一部に穿設し、この溝にＯリング１２
を挿入し、このＯリングはハウジング４とロータ
５との間に圧着され、塵やグリース等の不要物が
内部に侵入するのを防止する。

ベース３の軸を中心として形成された扇状溝１
３が、前記ベース３に穿設される。この溝の入口
部１４は溝底部１５よりも巾広く且つ段部１６を
形成するように構成される。前記巾広部内側に
は、後述するコイル体支持板が形成され、コイル
体を係止する。

扇状溝１３にはアース電極として導電性接着剤
が注入された後、コイル体αが収容される。つま
り、コイル体αを、溝１３に挿嵌固定する際に
は、先ず溝１３の底部１５に導電性接着剤を適宜
の量注入して後、溝の上方よりコイル体を圧入
し、所定時間経過後接着剤が凝固することによ
り、コイル体は溝内に固定されると共にキヤパシ
タンスＣの形成が可能となる。

尚ベース３の扇状溝は一個以上適宜の数をベー
ス３に穿設しこれに対応する数のコイル体を収容
することが出来る。更にベースを円筒状でなく、
角状に形成し、このベースに一個以上の直線溝を
設けこれに棒状コイル体を装着すれば、前記筒状
ベース、扇状溝を具えた構成と同一の作用をなす
装置をうることが出来る。

前記コイル体αが、溝１３に収容された際、更
に溝内において動かないようにコイル体を係止す
るために、溝１３の外側に第一コイル支え板１
７、内側に第二コイル支え板１８をベース３と一
体に形成すると共に、これらの支え板には複数の
突出部１９が設けられ、通常これらの突出部１９
はそれぞれ溝内に挿嵌固定されたコイルαを外側
及び内側より挾持し、コイル体αが溝より抜け落
ちないように係止していると共に、後述する如
く、この溝の底部にアース電極としての導電性接
着剤を注入してコアに塗布せしめる際、前記突出
部とコイル体αにより構成される隙間に前記接着
剤が入りこみコイル体を溝内に固定するものであ
る。

次に本発明に使用されるコイル体αの構成につ
いて説明する。コイル線３４の芯となるべきコア
３３にはソフトフエライト粉末を高分子材料の中
で分散させてなる複合磁性材を用いる。この材料
は従来のフエライトに比し、高周波特性が良好で
あることが知られており、電波吸収材として利用
されている。通常このコア３３をシート状にし、
これにコイル線３４を巻回し、インダクタンスを
形成すると高周波特性の良好なものが得られるこ
とは実験上一般に知られている。

本発明においては前記複合磁性材よりなるコア
３３をシート状に形成してこの上にコイル線３４
を巻回し更に、この材料の弾力性、柔軟性を利用
して環状に構成してなるもので、容積の小さい環
状遅延線が形成されるので、従来例の直線形遅延
線において、端末における磁束分布が一様に形成
されないために生じる漏洩磁束の防止が可能であ
る。図中３４′はコイル体のリード線である。上
記のように構成されたコイル体αは扇状溝１３の
底部１５に、予め注入された導電性接着剤により
固定され、更にコイル支え板１７，１８によりそ
れぞれ挾持されて、抜け落ちないように収容され
る。

ベース３は射出成型方式で製作され、金型構造
上、溝１３の底部の一ケ所に穴２０を設ける。こ
の穴２０は後述する複数のインサート端子２１の
うちのアース端子２１ｄの上に位置するように設
けられており、前述の如く溝１３内に塗布された
導電性接着剤がこの穴に流入して、同時にコイル
体αに塗布されたキヤパシタンス用電極が自動的
に前記アース端子２１ｄに接続される。

第８図、第１０図、第１１図、第１２図に図示
の符号２２はセラミツク基板である。第１１図、
第１２図はセラミツク基板の拡大図である。セラ
ミツク基板２２の上面には、導電部３０、入力抵
抗Ri、終端抵抗Ro、温度補償用抵抗例えばサー
ミスタRthを装着するが、この場合上記抵抗をセ
ラミツク基板上に印刷、焼成した後トリミング装
置等を用いて、前記回路図について説明した如
く、あらかじめ計算で求めた必要抵抗値を得るこ
とは容易である。この場合導電部３０のペースト
は後述するセラミツク基板の孔部２３に流入焼成
されている。次に金属ピン２４をセラミツク基板
２２に穿設した孔部２３に挿入してピン２４にス
ボツト溶接を実施すれば、ピン２４はピン孔２３
を介して導電部３０と電気的に接続される。前記
のように構成されたセラミツク基板２２をベース
３の下に設けた角状くぼみ３２に下方より装着す
るには（第８図）、ピン２４をベース３に設けた
貫通孔３１（第９図）に下方より挿入してベース
３の上方に突出させて接着剤を用いて、ベース３
に固定する。第８図において、符号２１はインサ
ードモールデングによりベース３に形成された複
数の端子である。符号２１ａは電源端子、２１ｂ
は入力端子、２１ｃは出力端子、２１ｄはアース
端子である。２６はIC、２７，２８は端子２１
ｂとIC、ICと端子２１ｃとをそれぞれ接続する
ボンデングワイヤである。又３５，３６はIC２
６とセラミツク基板２２の導電部３０とをそれぞ
れ接続するボンデングワイヤである。セラミツク
基板２２が上記の如くくぼみ３２に挿入され、そ
れぞれの接続完了後、くぼみ３２は接着剤で充填
される。

第１３図はベース３にコイル体α、扇形集電板
２５を取付け、ハウジング４を除去した側面図で
ある。扇形集電板２５は良導体例えば黄銅等より
なり、Ｌ字状に折曲された脚部２５′を具え、こ
の脚部２５′に穿設された貫通孔ｈには前記セラ
ミツク板２２に溶着されたピン２４の一つが下方
より嵌挿され、脚部２５′にハンダ付で接続され
る。又コイル体αの両端部３４′，３４′は残りの
二本のピン２４にそれぞれ巻きつけハンダ付で接
続される。ロータ５には一対のフインガ２９，２
９′を有するワイパーＷが装着され、一つのワイ
パーフインガ２９はコイル体α上を又他のワイパ
ーフインガ２９′は集電板２５上を、ロータ５の
回動に応じて、それぞれ摺動自在であり、この際
に生じる遅延信号は集電板２５、ピン２４を経由
してセラミツク基板２２に導かれる。

次に本発明の作用について説明する。入力端子
２１ｂより入つた信号はボンデングワイヤ２７を
へてIC２６に入り、反転された後ボンデングワ
イヤ３５、セラミツク基板上の入力抵抗Riをへ
てコイル体αに導かれ遅延信号となる。既に説明
した通り、ロータ５に固定されたワイパーＷは一
対のフインガ２９，２９′を有し、ロータ５の回
転に伴いフインガ２９はコイルα上を摺動し、一
方２９′は同時に集電板２５上を摺動する。従つ
てロータ５を回転して設定された任意の位置で、
ワイパーＷは遅延信号をキヤツチして集電板２
５、セラミツク基板２２に固着したピン２４をへ
て前記セラミツク基板２２に導き、遅延信号はボ
ンデングワイヤ３６をへて、他のICによつて再
度反転がなされて、ボンデングワイヤ２８をへて
出力端子２１ｃから取り出される。ワイパーＷが
コイル体α、集電板２５上を摺動することによつ
て、遅延時間は微調整の可変が可能であり、可変
範囲内のいかなる場所においても、本発明の目的
とする遅延時間とパルス巾及び温度特性は容易且
つ正確に得ることができる。尚又ワイパーの代り
にコイルよりタツプを引き出して固定形式の遅延
線とすることも可能である。

上述の如く本発明によれば、極めて小型のパツ
ケージの中に、遅延素子としてのＬ，Ｃ，IC及
びICの温度補償を兼ねたインピーダンスマツチ
ング抵抗を収容して、温度特性の極めて安定なパ
ルス遅延装置を得ることが出来る。

【図面の簡単な説明】

第１図は従来例の分布定数回路図。第２図ａ，
ｂ，ｃ，ｄは第１図矢印ａ，ｂ，ｃ，ｄで指した
ポイントにおけるそれぞれの電圧波形図。第３図
は本願発明に係る遅延装置の回路図の一実施例。
第４図ｃ，ｄは第３図の回路による二つの波形を
示すものである。第５図、第６図はそれぞれ本願
発明に係る遅延装置の回路図の別の実施例を示
す。第７図乃至第１３図は本願発明に係る遅延装
置の一実施例を図示するものである。第７図は側
面図。第８図は第７図のＸ−Ｙにそつた断面図。
第９図はベースの平面図。第１０図はベース底面
に組込んだセラミツク基板平面図。第１１図はセ
ラミツク基板の拡大平面図。第１２図は第１１図
の側面図。第１３図は第７図のハウジングとロー
タを取外した斜視図。 αはコイル、Ｃはキヤパシタンス、Ｌはインダ
クタンス、Ｗはワイパー、Riは入力抵抗、Roは
終端抵抗、Rthは温度補償抵抗、Vthはスレツシ
ヨルド電圧、５はロータ、１４は溝入口、１５は
溝底部、１６は段部、１７は第１コイル支え板、
１８は第２コイル支え板、２０は穴、２２はセラ
ミツク基板、２５は集電板、２６はIC、２７，
２８はボンデングワイヤ、２９，２９′はワイパ
ーフインガー、３０は導電部、３４はコイル線、
３４′はリード線、３５，３６はボンデングワイ
ヤ、３３はコア。

Claims (1)

【特許請求の範囲】
1. １ LC分布定数またはLC集中定数回路による遅
   延線にインバータICを内蔵して波形整形を行わ
   しめるパルス遅延装置において、温度補償用抵抗
   をインピーダンスマツチング抵抗として用いるこ
   とにより遅延時間及び出力パルス巾が温度依存性
   をもたないことを特徴とするパルス遅延装置。