JPH01245488A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
- Publication number
- JPH01245488A JPH01245488A JP63073991A JP7399188A JPH01245488A JP H01245488 A JPH01245488 A JP H01245488A JP 63073991 A JP63073991 A JP 63073991A JP 7399188 A JP7399188 A JP 7399188A JP H01245488 A JPH01245488 A JP H01245488A
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- Japan
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- line
- signal
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- effect transistor
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- Granted
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- 230000005669 field effect Effects 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 101100369784 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) TIM17 gene Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はラッチ型センスアップを備えたランダムアクセ
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
［従来の技術］
従来のラッチ型センスアップを備えたランダムアクセス
メモリの構成を第４図を用いて説明する。
メモリの構成を第４図を用いて説明する。
第４図においてＭ、 Ｃ，はメモリセルてｍＸｎのマ
トリックスとなっている。ＤおよびＤ（オーバーバー）
はＭ、 Ｃ，に′０”′又は＋１１１１の情報を書き
込み又は読み出すための信号線（デジット線）、ＭＰＩ
１．ＭＰＩ２．−−−、ＭＰｌｍ、ＭＰ２１、ＭＰ２
２．−−−、ＭＰ２ｍはデジット線を読み出し又は書き
込みを行う前にプリチャージしておくＰチャンネル型Ｍ
Ｏ５ＦＥＴ、Ｗｌ、〜Ｖ２、・・・、ＷｎはＭ、 Ｃ
，の選択、非選択を決定するワード線、ＷＤＩ、ＷＤ２
． ・・・、 ＷＤｎはワード線を駆動するための
インバータ、ＡＤｌ、 ＡＤ２． ・・・、ＡＤｎは
アドレスデコーダである。ＭＳ １１． ＭＳ １２．
・・ｅ、 ＭＳ １ｍ。
トリックスとなっている。ＤおよびＤ（オーバーバー）
はＭ、 Ｃ，に′０”′又は＋１１１１の情報を書き
込み又は読み出すための信号線（デジット線）、ＭＰＩ
１．ＭＰＩ２．−−−、ＭＰｌｍ、ＭＰ２１、ＭＰ２
２．−−−、ＭＰ２ｍはデジット線を読み出し又は書き
込みを行う前にプリチャージしておくＰチャンネル型Ｍ
Ｏ５ＦＥＴ、Ｗｌ、〜Ｖ２、・・・、ＷｎはＭ、 Ｃ
，の選択、非選択を決定するワード線、ＷＤＩ、ＷＤ２
． ・・・、 ＷＤｎはワード線を駆動するための
インバータ、ＡＤｌ、 ＡＤ２． ・・・、ＡＤｎは
アドレスデコーダである。ＭＳ １１． ＭＳ １２．
・・ｅ、 ＭＳ １ｍ。
ＭＳ２１．ＭＳ２２． ・・ｅ、ＭＳ２ｍはＰチャン
ネル型ＭＯ５ＦＥＴ、ＭＳ３１．ＭＳ３２． ・・＊
、ＭＳ３ｍ、ＭＳ４１．ＭＳ４２． ・ψ＊。
ネル型ＭＯ５ＦＥＴ、ＭＳ３１．ＭＳ３２． ・・＊
、ＭＳ３ｍ、ＭＳ４１．ＭＳ４２． ・ψ＊。
ＭＳ４ｍ、ＭＳ５１．ＭＳ５２． ・・＊、ＭＳ５ｍ
はＮチャンネル型ＭＯ９ＦＥＴでＭＳＩＩ、ＭＳ２１．
ＭＳ３１．ＭＳ４１．ＭＳ５１ （１＝１゜２、・・
・、ｍ）で−組のラッチ型センスアップを構成している
。ＭＤＩ、ＭＤ２． ・・・、 ＭＤｎはゲートを
ワード線ｗｌ、 Ｗ２． −−−、 Ｗｎにドレインを
ダミー線ＤＭに、ソースを接地端子に接続されたＮチャ
ンネル型ＭＯ９ＦＥＴで、ＤＭはクロックφ（オーバー
バー）と共にＮＯＲゲ−）Ｓ、Ｎ、に入力される。Ｓ、
Ｎ、の出力はセンス信号Ｓで各センスアップのＭＳ
５１ （１＝１゜２、・・・、ｍ）のゲートに人力され
る。ざらにＲＤＩ、ＲＤ２． − ・＊、ＲＤｍはリー
ドラッチで、Ｍ、 Ｃ，から読み出された”０”ある
いはｌ”の情報を蓄えておく回路である。なお説明の簡
略化の為Ｙセレクタ及びライトバッファ（書き込み回路
）は省いである。第５図にＭ、 Ｃ，の−例を示す。
はＮチャンネル型ＭＯ９ＦＥＴでＭＳＩＩ、ＭＳ２１．
ＭＳ３１．ＭＳ４１．ＭＳ５１ （１＝１゜２、・・
・、ｍ）で−組のラッチ型センスアップを構成している
。ＭＤＩ、ＭＤ２． ・・・、 ＭＤｎはゲートを
ワード線ｗｌ、 Ｗ２． −−−、 Ｗｎにドレインを
ダミー線ＤＭに、ソースを接地端子に接続されたＮチャ
ンネル型ＭＯ９ＦＥＴで、ＤＭはクロックφ（オーバー
バー）と共にＮＯＲゲ−）Ｓ、Ｎ、に入力される。Ｓ、
Ｎ、の出力はセンス信号Ｓで各センスアップのＭＳ
５１ （１＝１゜２、・・・、ｍ）のゲートに人力され
る。ざらにＲＤＩ、ＲＤ２． − ・＊、ＲＤｍはリー
ドラッチで、Ｍ、 Ｃ，から読み出された”０”ある
いはｌ”の情報を蓄えておく回路である。なお説明の簡
略化の為Ｙセレクタ及びライトバッファ（書き込み回路
）は省いである。第５図にＭ、 Ｃ，の−例を示す。
Ｍｌ、 ・・・Ｍ４はＮチャンネル型ＭＯ５ＦＥＴ、
Ｒ１，Ｒ２は高抵抗負荷素子テ″０パ又は′”１”の情
報が節点Ｎｌ、Ｎ２に記憶されている。
Ｒ１，Ｒ２は高抵抗負荷素子テ″０パ又は′”１”の情
報が節点Ｎｌ、Ｎ２に記憶されている。
次にこの回路の動作を第４図および第６図のタイミング
チャートを用いて説明する。まず最初φが′Ｌ″である
期間はり、Ｄ（オーバーバー）。
チャートを用いて説明する。まず最初φが′Ｌ″である
期間はり、Ｄ（オーバーバー）。
ＤＭはプリチャージトランジスタによりＩＩ Ｈｊｌに
プリチャージされている。次にφがｔｊＨｌｊに立ち上
がり、Ｗ１〜Ｗｎのうちアドレスによって選択されたど
れかのワード線がｔｊＨｌｊに立ち上がるが、いまＷｌ
が”Ｈ”に立ち上がるとする。すると第３図に示すＭｌ
、Ｍ４のトランスファーゲートが開いてＤ又はＤ（オー
バーバー）がＩＩＬｌｌにディスチャージされるが、い
ま節点Ｎ１がＬ′”節点Ｎ２がＩＩ Ｈ”であったとす
るとＤはＭｌ、Ｍ２を通して”Ｌ”にディスチャージさ
れる。一方ＤＭもＷｌが”Ｈ”になったことによりＭＤ
Ｉを通してディスチャージされるがＤがＭｌおよびＭ２
を通してディスチャージされるのに比べＤＭはＭＤＩ−
段を通してディスチャージされるのでＤＭの方が速くデ
ィスチャージされる。ＤＭがディスチャージされ、Ｓ、
Ｎ、 の論理しきい値より下がるとセンス信号Ｓが
反転し、センスアップのＭＳ５１がオンし、Ｄ、Ｄ（オ
ーバーバー）のレベル差により電位の低い方はより低く
、高い方はより高く（電源電圧まで）なるように正帰還
がかかり、Ｄの電位はＡ点からφ電位まで急激に落ち、
ワードラッチにラッチされる。なおりおよびＤ（オーバ
ーバー）に電位差がない時にセンス信号Ｓが立ち上がっ
てＭＳ５１〜Ｍ Ｓ ５ ｍがオンすると電源電位ある
いは接地電位のわずかなゆらぎによりり。
プリチャージされている。次にφがｔｊＨｌｊに立ち上
がり、Ｗ１〜Ｗｎのうちアドレスによって選択されたど
れかのワード線がｔｊＨｌｊに立ち上がるが、いまＷｌ
が”Ｈ”に立ち上がるとする。すると第３図に示すＭｌ
、Ｍ４のトランスファーゲートが開いてＤ又はＤ（オー
バーバー）がＩＩＬｌｌにディスチャージされるが、い
ま節点Ｎ１がＬ′”節点Ｎ２がＩＩ Ｈ”であったとす
るとＤはＭｌ、Ｍ２を通して”Ｌ”にディスチャージさ
れる。一方ＤＭもＷｌが”Ｈ”になったことによりＭＤ
Ｉを通してディスチャージされるがＤがＭｌおよびＭ２
を通してディスチャージされるのに比べＤＭはＭＤＩ−
段を通してディスチャージされるのでＤＭの方が速くデ
ィスチャージされる。ＤＭがディスチャージされ、Ｓ、
Ｎ、 の論理しきい値より下がるとセンス信号Ｓが
反転し、センスアップのＭＳ５１がオンし、Ｄ、Ｄ（オ
ーバーバー）のレベル差により電位の低い方はより低く
、高い方はより高く（電源電圧まで）なるように正帰還
がかかり、Ｄの電位はＡ点からφ電位まで急激に落ち、
ワードラッチにラッチされる。なおりおよびＤ（オーバ
ーバー）に電位差がない時にセンス信号Ｓが立ち上がっ
てＭＳ５１〜Ｍ Ｓ ５ ｍがオンすると電源電位ある
いは接地電位のわずかなゆらぎによりり。
Ｄ（オーバーバー）のどちらかがＩＩ Ｌ”におとされ
、誤動作する可能性があるのでり、Ｄ（オーバーバー）
に電位差がついてからＳを立ち上げるようにしなければ
ならない。そのためにＭＤＩ〜ＭＤｎのトランジスタは
ワード線の抵抗・容量によるデイレイを考えＷＤＩ〜Ｗ
Ｄｎの反対側に接地されるのが普通である。またＳ、
Ｎ、 にφ（オーバーバー）を入れるのはプリチャ
ージが始まってからもセンスアップが動作しているとそ
の間センスアップによりＤあるいはＤ（オーバーバー）
がＩＩ Ｌ′′に引っ張り続けられ、電源電流が流れ、
またプリチャージ時間も増大するからである。
、誤動作する可能性があるのでり、Ｄ（オーバーバー）
に電位差がついてからＳを立ち上げるようにしなければ
ならない。そのためにＭＤＩ〜ＭＤｎのトランジスタは
ワード線の抵抗・容量によるデイレイを考えＷＤＩ〜Ｗ
Ｄｎの反対側に接地されるのが普通である。またＳ、
Ｎ、 にφ（オーバーバー）を入れるのはプリチャ
ージが始まってからもセンスアップが動作しているとそ
の間センスアップによりＤあるいはＤ（オーバーバー）
がＩＩ Ｌ′′に引っ張り続けられ、電源電流が流れ、
またプリチャージ時間も増大するからである。
［発明が解決しようとする問題点コ
上述した従来のラッチ型センスアップを備えたランダム
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であり
、ダミー線のディスチャージを速くしようとしてディス
チャージ用トランジスタのゲート幅を太きくしｇｍを大
きくしてもダミー線の容量（配線容量＋トランジスタの
拡散量接合容量）が増大し、高速化にも限度があるとい
う欠点があった。
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であり
、ダミー線のディスチャージを速くしようとしてディス
チャージ用トランジスタのゲート幅を太きくしｇｍを大
きくしてもダミー線の容量（配線容量＋トランジスタの
拡散量接合容量）が増大し、高速化にも限度があるとい
う欠点があった。
［問題点を解決するための手段］
本発明の要旨は半導体基板上に設けられ書き込み時およ
び読み出し時に互いに論理的に反対値をとる少なくとも
一組のデジット線り、Ｄ（オーバーバー）に少なくとも
２つ以上のランダム・アクセス・メモリ・セルが接続さ
れ、第１の電源にソースを前記デジット線りにゲートを
前記デジット線りにドレインをそれぞれ接続された第１
のＰチャンネル型電界効果トランジスタと、前記第１の
電源ソースを前記デジット線りにゲートを前記デジット
線Ｄ（オーバーバー）にドレインをそれぞれ接続された
第２のＰチャンネル型電界効果トランジスタと、前記デ
ジット線りにドレインを前記デジット線Ｄ（オーバーバ
ー）にゲートを中間端子にソースをそれぞれ接続された
第１のＮチャンネル型電界効果トランジスタと、前記デ
ジット線Ｄ（オーバーバー）にドレインを前記デジット
線りにゲートを前記中間端子にソースをそれぞれ接続さ
れた第２のＮチャンネル型電界効果トランジスタと、前
記中間端子にドレインを第１の信号線にゲートを第２の
電源端子にソースそれぞれ接続された第３のＮチャンネ
ル型電界効果トランジスタとて構成されるセンスアップ
を有するランダムアクセスメモリにおいて、メモリセル
を選択するワード線の信号によってディスチャージある
いはプリチャージされる第２の信号線を２本以上有し、
前記２本以上の信号線の否論理積信号を前記第１の信号
線に供給することである。
び読み出し時に互いに論理的に反対値をとる少なくとも
一組のデジット線り、Ｄ（オーバーバー）に少なくとも
２つ以上のランダム・アクセス・メモリ・セルが接続さ
れ、第１の電源にソースを前記デジット線りにゲートを
前記デジット線りにドレインをそれぞれ接続された第１
のＰチャンネル型電界効果トランジスタと、前記第１の
電源ソースを前記デジット線りにゲートを前記デジット
線Ｄ（オーバーバー）にドレインをそれぞれ接続された
第２のＰチャンネル型電界効果トランジスタと、前記デ
ジット線りにドレインを前記デジット線Ｄ（オーバーバ
ー）にゲートを中間端子にソースをそれぞれ接続された
第１のＮチャンネル型電界効果トランジスタと、前記デ
ジット線Ｄ（オーバーバー）にドレインを前記デジット
線りにゲートを前記中間端子にソースをそれぞれ接続さ
れた第２のＮチャンネル型電界効果トランジスタと、前
記中間端子にドレインを第１の信号線にゲートを第２の
電源端子にソースそれぞれ接続された第３のＮチャンネ
ル型電界効果トランジスタとて構成されるセンスアップ
を有するランダムアクセスメモリにおいて、メモリセル
を選択するワード線の信号によってディスチャージある
いはプリチャージされる第２の信号線を２本以上有し、
前記２本以上の信号線の否論理積信号を前記第１の信号
線に供給することである。
［発明の従来技術に対する相違点］
上述した従来のラッチ型センスアップを備えたランダム
アクセスメモリに対し、本発明はダミー線を複数本設置
し、容量を軽減するという相違点を有する。
アクセスメモリに対し、本発明はダミー線を複数本設置
し、容量を軽減するという相違点を有する。
［実施例］
策１１施扁
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本発明は動
作原理などは従来例と同しであるので差異のみ述べる。
作原理などは従来例と同しであるので差異のみ述べる。
ＤＭＩおよびＤＭ２はダミー線で奇数本目のワード線に
ゲートを接続されたディスチャージトランジスタＭＤＩ
、Ｍｎ２． ・・・はＤＭｌにドレインを、偶数木目
のワード線にゲートを接続されたディスチャージトラン
ジスタＭＤ２゜Ｍｎ４． ・・・はＤＭ２にドレイン
を接続されている。ＤＭＩ、ＤＭ２は論理積をとりさら
にφ（オーバーバー）と否論理和をとるゲー）Ｓ、Ｎ。
ゲートを接続されたディスチャージトランジスタＭＤＩ
、Ｍｎ２． ・・・はＤＭｌにドレインを、偶数木目
のワード線にゲートを接続されたディスチャージトラン
ジスタＭＤ２゜Ｍｎ４． ・・・はＤＭ２にドレイン
を接続されている。ＤＭＩ、ＤＭ２は論理積をとりさら
にφ（オーバーバー）と否論理和をとるゲー）Ｓ、Ｎ。
に入力され、その出力はセンス信号Ｓである。第２図は
タイミングチャートである。φがＩＩＨＩＩに立ち上が
りワード線Ｗ１が立ち上がると第５図に示すメモリセル
のトランスファーゲートＭｌ、Ｍ４が開き節点Ｎ１がｊ
ｌＬｌｌ、節点Ｎ２がＩＩＨＩＩであったとするとＤは
Ｍｌ、Ｍ２を通し”Ｌ″にディスチャージされる。一方
ＤＭＩも’ｖＶ １が１１ Ｈｌ＋になったことにより
ＭＤＩを通してディスチャージされる。ＤＭ２はＤＭ２
に接続されているディスチャージトランジスタが一つも
オンしないので“′Ｈ″のままである。ＤＭＩがディス
チャージされＳ、 Ｎ、 ’の論理しきい値より下
がるとセンス信号Ｓが反転し、センスアップが動作して
Ｄは急激にφ電位まで引き下げられ、リードラッチに情
報がラッチされる。従来例に比ベダミー線の容量は約半
分になっている。
タイミングチャートである。φがＩＩＨＩＩに立ち上が
りワード線Ｗ１が立ち上がると第５図に示すメモリセル
のトランスファーゲートＭｌ、Ｍ４が開き節点Ｎ１がｊ
ｌＬｌｌ、節点Ｎ２がＩＩＨＩＩであったとするとＤは
Ｍｌ、Ｍ２を通し”Ｌ″にディスチャージされる。一方
ＤＭＩも’ｖＶ １が１１ Ｈｌ＋になったことにより
ＭＤＩを通してディスチャージされる。ＤＭ２はＤＭ２
に接続されているディスチャージトランジスタが一つも
オンしないので“′Ｈ″のままである。ＤＭＩがディス
チャージされＳ、 Ｎ、 ’の論理しきい値より下
がるとセンス信号Ｓが反転し、センスアップが動作して
Ｄは急激にφ電位まで引き下げられ、リードラッチに情
報がラッチされる。従来例に比ベダミー線の容量は約半
分になっている。
策λ去施刊
第３図は本発明の第２実施例の回路図である。
ＭＤＩ及びＭＤ２のダミー線ディスチャージトランジス
タはＤＭＩに、ＭＤ３及びＭＤ４はＤＭ２というように
隣合わせのディスチャージ用トランジスタを同一ダミー
ラインに接続することにより、拡散層コンタクト１個の
両側にトランジスタを配置するというレイアウトを採用
することができる。このレイアウト方法によりさらに拡
散層接合容量を減らすことができ、ダミー線のディスチ
ャージ時間を減らすことができる。
タはＤＭＩに、ＭＤ３及びＭＤ４はＤＭ２というように
隣合わせのディスチャージ用トランジスタを同一ダミー
ラインに接続することにより、拡散層コンタクト１個の
両側にトランジスタを配置するというレイアウトを採用
することができる。このレイアウト方法によりさらに拡
散層接合容量を減らすことができ、ダミー線のディスチ
ャージ時間を減らすことができる。
［発明の効果］
以上説明したように本発明はダミー線を２本以上設ける
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
第１図は本発明の第１実施例を示す回路図、第２図は第
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は従来例を示す回路図、
第５図はメモリセルの一例を示す回路図、第６図は従来
例のタイミングチャート図である。 Ｖｄｄ・・・電源、 ＭＤＰ １． ｒＶＩＤＰ２． ＭＰ １１〜ＭＰ １
ｍ。 ＭＰ ２１〜ＭＰ ２ｍ、 ＭＳ １１〜ＭＳ １ ｍ
。 ＭＳ２１〜ＭＳ２ｍや・番φφ・・・・φ争や・・・・
・・・・・Ｐチャンネル型ＭＯＳＦＥＴ、ＭＤ Ｉ −
ＭＤ ｎ、 ＭＳ ３１〜ＭＳ ３ｍ。 ＭＳ４１〜ＭＳ４ｍ、ＭＳ５１〜ＭＳ５ｍ ・・−・・
・・・・・・Ｎチャンネル型ＭＯ５ＦＥＴ、Ｗ１〜Ｗｎ
・・・ワード線、 ＷＤＩ〜ＷＤｎ・・・ワード線駆動用インバータ、ＡＤ
１ ＝ＡＤ ｎ・・・アドレスデコーダ、ＤＭＩ、Ｄ
Ｍ２．ＤＭ・・・ダミー線、Ｓ、 Ｎ、 ’、
Ｓ、 Ｎ、 ・・・センスＮＯＲゲート、Ｓ・・・
・・・・センス信号、 φ、φ（オーバーバー）・・・・クロック信号、ＲＤＲ
Ｉ〜ＲＤＲｍ・・・・・リードラッチ、Ｍ、 Ｃ，φ
・φメモリセル、 Ｍｌ、Ｍ２．Ｍ３．Ｍ４・ ・ ・ ・ ・ ・ ・
・ ・ ・ ・・・・・・・・−Ｎチャンネル型ＭＯ５
ＦＥＴ、Ｒ１，Ｒ２・・・・高抵抗負荷素子。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − Ｑ１′Ｑ３ − 〇
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は従来例を示す回路図、
第５図はメモリセルの一例を示す回路図、第６図は従来
例のタイミングチャート図である。 Ｖｄｄ・・・電源、 ＭＤＰ １． ｒＶＩＤＰ２． ＭＰ １１〜ＭＰ １
ｍ。 ＭＰ ２１〜ＭＰ ２ｍ、 ＭＳ １１〜ＭＳ １ ｍ
。 ＭＳ２１〜ＭＳ２ｍや・番φφ・・・・φ争や・・・・
・・・・・Ｐチャンネル型ＭＯＳＦＥＴ、ＭＤ Ｉ −
ＭＤ ｎ、 ＭＳ ３１〜ＭＳ ３ｍ。 ＭＳ４１〜ＭＳ４ｍ、ＭＳ５１〜ＭＳ５ｍ ・・−・・
・・・・・・Ｎチャンネル型ＭＯ５ＦＥＴ、Ｗ１〜Ｗｎ
・・・ワード線、 ＷＤＩ〜ＷＤｎ・・・ワード線駆動用インバータ、ＡＤ
１ ＝ＡＤ ｎ・・・アドレスデコーダ、ＤＭＩ、Ｄ
Ｍ２．ＤＭ・・・ダミー線、Ｓ、 Ｎ、 ’、
Ｓ、 Ｎ、 ・・・センスＮＯＲゲート、Ｓ・・・
・・・・センス信号、 φ、φ（オーバーバー）・・・・クロック信号、ＲＤＲ
Ｉ〜ＲＤＲｍ・・・・・リードラッチ、Ｍ、 Ｃ，φ
・φメモリセル、 Ｍｌ、Ｍ２．Ｍ３．Ｍ４・ ・ ・ ・ ・ ・ ・
・ ・ ・ ・・・・・・・・−Ｎチャンネル型ＭＯ５
ＦＥＴ、Ｒ１，Ｒ２・・・・高抵抗負荷素子。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − Ｑ１′Ｑ３ − 〇
Claims (1)
- 半導体基板上に設けられ書き込み時および読み出し時に
互いに論理的に反対値をとる少なくとも一組のデジット
線Ｄ、Ｄ（オーバーバー）に少なくとも２つ以上のラン
ダム・アクセス・メモリ・セルが接続され、第１の電源
にソースを前記デジット線Ｄ（オーバーバー）にゲート
を前記デジット線Ｄにドレインをそれぞれ接続された第
１のＰチャンネル型電界効果トランジスタと、前記第１
の電源ソースを前記デジット線Ｄにゲートを前記デジッ
ト線Ｄ（オーバーバー）にドレインをそれぞれ接続され
た第２のＰチャンネル型電界効果トランジスタと、前記
デジット線Ｄにドレインを前記デジット線Ｄ（オーバー
バー）にゲートを中間端子にソースをそれぞれ接続され
た第１のＮチャンネル型電界効果トランジスタと、前記
デジット線Ｄ（オーバーバー）にドレインを前記デジッ
ト線Ｄにゲートを前記中間端子にソースをそれぞれ接続
された第２のＮチャンネル型電界効果トランジスタと、
前記中間端子にドレインを第１の信号線にゲートを第２
の電源端子にソースそれぞれ接続された第３のＮチャン
ネル型電界効果トランジスタとで構成されるセンスアッ
プを有するランダムアクセスメモリにおいて、前記メモ
リセルを選択するワード線の信号によってディスチャー
ジあるいはプリチャージされる第２の信号線を２本以上
有し、前記２本以上の信号線の否論理積信号を前記第１
の信号線に供給することを特徴とするランダムアクセス
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7399188A JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7399188A JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245488A true JPH01245488A (ja) | 1989-09-29 |
| JPH0770223B2 JPH0770223B2 (ja) | 1995-07-31 |
Family
ID=13534091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7399188A Expired - Lifetime JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122898A (ja) * | 1989-10-06 | 1991-05-24 | Nec Corp | 半導体メモリ |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53141946U (ja) * | 1977-04-15 | 1978-11-09 | ||
| JPS5758296A (en) * | 1981-07-31 | 1982-04-07 | Hitachi Ltd | Semiconductor memory |
| JPS6058556A (ja) * | 1983-09-12 | 1985-04-04 | Tokio Kozono | 自動分析装置 |
| JPS6224495A (ja) * | 1985-07-23 | 1987-02-02 | Nec Corp | 半導体記憶装置 |
| JPS62157396A (ja) * | 1985-12-27 | 1987-07-13 | Fujitsu Ltd | Ｍｏｓ記憶回路 |
| JPS6344400A (ja) * | 1986-08-08 | 1988-02-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-03-28 JP JP7399188A patent/JPH0770223B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770223B2 (ja) | 1995-07-31 |
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