JPH0770223B2 - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPH0770223B2 JPH0770223B2 JP7399188A JP7399188A JPH0770223B2 JP H0770223 B2 JPH0770223 B2 JP H0770223B2 JP 7399188 A JP7399188 A JP 7399188A JP 7399188 A JP7399188 A JP 7399188A JP H0770223 B2 JPH0770223 B2 JP H0770223B2
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- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 4
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- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 2
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- 101001018720 Homo sapiens Magnesium-dependent phosphatase 1 Proteins 0.000 description 1
- 102100033753 Magnesium-dependent phosphatase 1 Human genes 0.000 description 1
- 101150022905 RDR1 gene Proteins 0.000 description 1
- 101100210170 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VRP1 gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はラッチ型センスアンプを備えたランダムアクセ
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
スメモリに関し、特にその高速読み出しを可能にする回
路に関する。
［従来の技術］ 従来のラッチ型センスアンプを備えたランダムアクセス
メモリの構成を第４図を用いて説明する。第４図におい
てM.C.はメモリセルでｍ×ｎのマトリックスとなってい
る。ＤおよびＤ（オーバーバー）はM.C.に“0"又は“1"
の情報を書き込み又は読み出すための信号線（デジット
線）、MP11,MP12,・・・,MP1m,MP21,MP22,・・・,MP2m
はデジット線を読み出し又は書き込みを行う前にプリチ
ャージしておくＰチャンネル型MOSFET,W1,W2,・・・,Wn
はM.C.の選択、非選択を決定するワード線、WD1,WD2,・
・・,WDnはワード線を駆動するためのインバータ、AD1,
AD2,・・・,ADnはアドレスデコーダである。MS11,MS12,
・・・,MS1m,MS21,MS22,・・・,MS2mはＰチャンネル型M
OSFET,MS31,MS32,・・・,MS3m,MS41,MS42,・・・,MS4m,
MS51,MS52,・・・,MS5mはＮチャンネル型MOSFETでMS1l,
MS2l,MS3l,MS4l,MS5l（ｌ＝1,2,・・・,m）で一組のラ
ッチ型センスアンプを構成している。MD1,MD2,・・・,M
Dnはゲートをワード線W1,W2,・・・,Wnにドレインをダ
ミー線DMに、ソースを接地端子に接続されたＮチャンネ
ル型MOSFETで、DMはクロックφ（オーバーバー）と共に
NORゲートS.N.に入力される。S.N.の出力はセンス信号
Ｓで各センスアンプのMS5l（ｌ＝1,2,・・・,m）のゲー
トに入力される。さらにRD1,RD2,・・・,RDmはリードラ
ッチで、M.C.から読み出された“0"あるいは“1"の情報
を蓄えておく回路である。なお説明の簡略化の為Ｙセレ
クタ及びライトバッファ（書き込み回路）は省いてあ
る。第５図にM.C.の一例を示す。M1,・・・M4はＮチャ
ンネル型MOSFET、R1,R2は高抵抗負荷素子で“0"又は
“1"の情報が節点N1,N2に記憶されている。
メモリの構成を第４図を用いて説明する。第４図におい
てM.C.はメモリセルでｍ×ｎのマトリックスとなってい
る。ＤおよびＤ（オーバーバー）はM.C.に“0"又は“1"
の情報を書き込み又は読み出すための信号線（デジット
線）、MP11,MP12,・・・,MP1m,MP21,MP22,・・・,MP2m
はデジット線を読み出し又は書き込みを行う前にプリチ
ャージしておくＰチャンネル型MOSFET,W1,W2,・・・,Wn
はM.C.の選択、非選択を決定するワード線、WD1,WD2,・
・・,WDnはワード線を駆動するためのインバータ、AD1,
AD2,・・・,ADnはアドレスデコーダである。MS11,MS12,
・・・,MS1m,MS21,MS22,・・・,MS2mはＰチャンネル型M
OSFET,MS31,MS32,・・・,MS3m,MS41,MS42,・・・,MS4m,
MS51,MS52,・・・,MS5mはＮチャンネル型MOSFETでMS1l,
MS2l,MS3l,MS4l,MS5l（ｌ＝1,2,・・・,m）で一組のラ
ッチ型センスアンプを構成している。MD1,MD2,・・・,M
Dnはゲートをワード線W1,W2,・・・,Wnにドレインをダ
ミー線DMに、ソースを接地端子に接続されたＮチャンネ
ル型MOSFETで、DMはクロックφ（オーバーバー）と共に
NORゲートS.N.に入力される。S.N.の出力はセンス信号
Ｓで各センスアンプのMS5l（ｌ＝1,2,・・・,m）のゲー
トに入力される。さらにRD1,RD2,・・・,RDmはリードラ
ッチで、M.C.から読み出された“0"あるいは“1"の情報
を蓄えておく回路である。なお説明の簡略化の為Ｙセレ
クタ及びライトバッファ（書き込み回路）は省いてあ
る。第５図にM.C.の一例を示す。M1,・・・M4はＮチャ
ンネル型MOSFET、R1,R2は高抵抗負荷素子で“0"又は
“1"の情報が節点N1,N2に記憶されている。
次にこの回路の動作を第４図および第６図のタイミング
チャートを用いて説明する。まず最初φが“L"である期
間はD,D（オーバーバー）,DMはプリチャージトランジス
タにより“H"にプリチャージされている。次にφが“H"
に立ち上がり、W1〜Wnのうちアドレスによって選択され
たどれかのワード線が“H"に立ち上がるが、いまW1が
“H"に立ち上がるとする。すると第３図に示すM1,M4の
トランスファーゲートが開いてＤ又はＤ（オーバーバ
ー）が“L"にディスチャージされるが、いま節点N1が
“L"節点N2が“H"であったとするとＤはM1,M2を通して
“L"にディスチャージされる。一方DMもW1が“H"になっ
たことによりMD1を通してディスチャージされるがＤがM
1およびM2を通してディスチャージされるのに比べDMはM
D1一段を通してディスチャージされるのでDMの方が速く
ディスチャージされる。DMがディスチャージされ、S.N.
の論理しきい値より下がるとセンス信号Ｓが反転し、セ
ンスアンプのMS51がオンし、D,D（オーバーバー）のレ
ベル差により電位の低い方はより低く、高い方はより高
く（電源電圧まで）なるように正帰還がかかり、Ｄの電
位はＡ点からφ電位まで急激に落ち、リードラッチにラ
ッチされる。なおＤおよびＤ（オーバーバー）に電位差
がない時にセンス信号Ｓが立ち上がってMS51〜MS5mがオ
ンすると電源電位あるいは接地電位のわずかなゆらぎに
よりD,D（オーバーバー）のどちらかが“L"におとさ
れ、誤動作する可能性があるのでD,D（オーバーバー）
に電位差がついてからＳを立ち上げるようにしなければ
ならない。そのためにMD1〜MDnのトランジスタはワード
線の抵抗・容量によるディレイを考えWD1〜WDnの反対側
に接地されるのが普通である。またS.N.にφ（オーバー
バー）を入れるのはプリチャージが始まってからもセン
スアンプが動作しているとその間センスアンプによりＤ
あるいはＤ（オーバーバー）が“L"に引っ張り続けら
れ、電源電流が流れ、またプリチャージ時間も増大する
からである。
チャートを用いて説明する。まず最初φが“L"である期
間はD,D（オーバーバー）,DMはプリチャージトランジス
タにより“H"にプリチャージされている。次にφが“H"
に立ち上がり、W1〜Wnのうちアドレスによって選択され
たどれかのワード線が“H"に立ち上がるが、いまW1が
“H"に立ち上がるとする。すると第３図に示すM1,M4の
トランスファーゲートが開いてＤ又はＤ（オーバーバ
ー）が“L"にディスチャージされるが、いま節点N1が
“L"節点N2が“H"であったとするとＤはM1,M2を通して
“L"にディスチャージされる。一方DMもW1が“H"になっ
たことによりMD1を通してディスチャージされるがＤがM
1およびM2を通してディスチャージされるのに比べDMはM
D1一段を通してディスチャージされるのでDMの方が速く
ディスチャージされる。DMがディスチャージされ、S.N.
の論理しきい値より下がるとセンス信号Ｓが反転し、セ
ンスアンプのMS51がオンし、D,D（オーバーバー）のレ
ベル差により電位の低い方はより低く、高い方はより高
く（電源電圧まで）なるように正帰還がかかり、Ｄの電
位はＡ点からφ電位まで急激に落ち、リードラッチにラ
ッチされる。なおＤおよびＤ（オーバーバー）に電位差
がない時にセンス信号Ｓが立ち上がってMS51〜MS5mがオ
ンすると電源電位あるいは接地電位のわずかなゆらぎに
よりD,D（オーバーバー）のどちらかが“L"におとさ
れ、誤動作する可能性があるのでD,D（オーバーバー）
に電位差がついてからＳを立ち上げるようにしなければ
ならない。そのためにMD1〜MDnのトランジスタはワード
線の抵抗・容量によるディレイを考えWD1〜WDnの反対側
に接地されるのが普通である。またS.N.にφ（オーバー
バー）を入れるのはプリチャージが始まってからもセン
スアンプが動作しているとその間センスアンプによりＤ
あるいはＤ（オーバーバー）が“L"に引っ張り続けら
れ、電源電流が流れ、またプリチャージ時間も増大する
からである。
［発明が解決しようとする問題点］ 上述した従来のラッチ型センスアンプを備えたランダム
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であ
り、ダミー線のディスチャージを速くしようとしてディ
スチャージ用トランジスタのゲート幅を大きくしgmを大
きくしてもダミー線の容量（配線容量＋トランジスタの
拡散量接合容量）が増大し、高速化にも限度があるとい
う欠点があった。
アクセスメモリはダミー線につくディスチャージ用トラ
ンジスタの数がデジット線に接続しているメモリセルの
トランスファーゲート用トランジスタの数と同数であ
り、ダミー線のディスチャージを速くしようとしてディ
スチャージ用トランジスタのゲート幅を大きくしgmを大
きくしてもダミー線の容量（配線容量＋トランジスタの
拡散量接合容量）が増大し、高速化にも限度があるとい
う欠点があった。
［問題点を解決するための手段］ 本願発明の要旨は、書き込み時および読み出し時にデー
タビットを表す電位差が発生する少なくとも一対のデジ
ット線と、上記一対のデジット線に接続され、該一対の
デジット線との間で上記データビットの書き込みおよび
読み出しをする複数のランダムアクセスメモリセルと、
該複数のランダムアクセスメモリセルをそれぞれゲート
操作するために選択的に活性化レベルに移行していずれ
かのランダムアクセスメモリセルを上記少なくとも一対
のデジット線に電気的に導通させる複数のワード線と、
該複数のワード線が選択的に活性化レベルに移行したこ
とを検知して活性化信号を発生する活性化手段と、上記
少なくとも一対のデジット線に接続され、該一対のデジ
ット線上の上記電位差を増幅するセンスアンプとを半導
体基板上に備えたランダムアクセスメモリにおいて、上
記活性化手段をプリチャージされる複数のダミー線と、
該複数のダミー線と固定電源線との間に選択的に接続さ
れ、上記複数のワード線でそれぞれゲート操作される複
数のトランジスタと、上記いずれかのダミー線上の電位
変化を検出し、上記活性書信号をセンスアンプに送出す
る論理回路とを備えたことである。
タビットを表す電位差が発生する少なくとも一対のデジ
ット線と、上記一対のデジット線に接続され、該一対の
デジット線との間で上記データビットの書き込みおよび
読み出しをする複数のランダムアクセスメモリセルと、
該複数のランダムアクセスメモリセルをそれぞれゲート
操作するために選択的に活性化レベルに移行していずれ
かのランダムアクセスメモリセルを上記少なくとも一対
のデジット線に電気的に導通させる複数のワード線と、
該複数のワード線が選択的に活性化レベルに移行したこ
とを検知して活性化信号を発生する活性化手段と、上記
少なくとも一対のデジット線に接続され、該一対のデジ
ット線上の上記電位差を増幅するセンスアンプとを半導
体基板上に備えたランダムアクセスメモリにおいて、上
記活性化手段をプリチャージされる複数のダミー線と、
該複数のダミー線と固定電源線との間に選択的に接続さ
れ、上記複数のワード線でそれぞれゲート操作される複
数のトランジスタと、上記いずれかのダミー線上の電位
変化を検出し、上記活性書信号をセンスアンプに送出す
る論理回路とを備えたことである。
［発明の従来技術に対する相違点］ 上述した従来のラッチ型センスアンプを備えたランダム
アクセスメモリに対し、本発明はダミー線を複数本設置
し、容量を軽減するという相違点を有する。
アクセスメモリに対し、本発明はダミー線を複数本設置
し、容量を軽減するという相違点を有する。
［実施例］ 第１実施例 次に本発明について図面を参照して説明する。第１図は
本発明の一実施例の回路図である。本発明は動作原理な
どは従来例と同じであるので差異のみ述べる。DM1およ
びDM2はダミー線で奇数本目のワード線にゲートを接続
されたディスチャージトランジスタMD1,MD3,・・・はDM
1にドレインを、偶数本目のワード線にゲートを接続さ
れたディスチャージトランジスタMD2,MD4,・・・はDM2
にドレインを接続されている。DM1,DM2は論理積をとり
さらにφ（オーバーバー）と否論理和をとるゲートS.N.
に入力され、その出力はセンス信号Ｓである。第２図は
タイミングチャートである。φが“H"に立ち上がりワー
ド線W1が立ち上がると第５図に示すメモリセルのトラン
スファーゲートM1,M4が開き節点N1が“L"、節点N2が
“H"であったとするとＤはM1,M2を通し“L"にディスチ
ャージされる。一方DM1もW1が“H"になったことによりM
D1を通してディスチャージされる。DM2はDM2に接続され
ているディスチャージトランジスタが一つもオンしない
ので“H"のままである。DM1がディスチャージされS.
N.′の論理しきい値より下がるとセンス信号Ｓが反転
し、センスアンプが動作してＤは急激にφ電位まで引き
下げられ、リードラッチに情報がラッチされる。従来例
に比べダミー線に接続されたトランジスタの拡散量接合
容量は約半分になっている。
本発明の一実施例の回路図である。本発明は動作原理な
どは従来例と同じであるので差異のみ述べる。DM1およ
びDM2はダミー線で奇数本目のワード線にゲートを接続
されたディスチャージトランジスタMD1,MD3,・・・はDM
1にドレインを、偶数本目のワード線にゲートを接続さ
れたディスチャージトランジスタMD2,MD4,・・・はDM2
にドレインを接続されている。DM1,DM2は論理積をとり
さらにφ（オーバーバー）と否論理和をとるゲートS.N.
に入力され、その出力はセンス信号Ｓである。第２図は
タイミングチャートである。φが“H"に立ち上がりワー
ド線W1が立ち上がると第５図に示すメモリセルのトラン
スファーゲートM1,M4が開き節点N1が“L"、節点N2が
“H"であったとするとＤはM1,M2を通し“L"にディスチ
ャージされる。一方DM1もW1が“H"になったことによりM
D1を通してディスチャージされる。DM2はDM2に接続され
ているディスチャージトランジスタが一つもオンしない
ので“H"のままである。DM1がディスチャージされS.
N.′の論理しきい値より下がるとセンス信号Ｓが反転
し、センスアンプが動作してＤは急激にφ電位まで引き
下げられ、リードラッチに情報がラッチされる。従来例
に比べダミー線に接続されたトランジスタの拡散量接合
容量は約半分になっている。
第２実施例 第３図は本発明の第２実施例の回路図である。
MD1及びMD2のダミー線ディスチャージトランジスタはDM
1に、MD3及びMD4はDM2というように隣合わせのディスチ
ャージ用トランジスタを同一ダミーラインに接続するこ
とにより、拡散層コンタクト１個の両側にトランジスタ
を配置するというレイアウトを採用することができる。
このレイアウト方法によりさらに拡散層接合容量を減ら
すことができ、ダミー線のディスチャージ時間を減らす
ことができる。
1に、MD3及びMD4はDM2というように隣合わせのディスチ
ャージ用トランジスタを同一ダミーラインに接続するこ
とにより、拡散層コンタクト１個の両側にトランジスタ
を配置するというレイアウトを採用することができる。
このレイアウト方法によりさらに拡散層接合容量を減ら
すことができ、ダミー線のディスチャージ時間を減らす
ことができる。
［発明の効果］ 以上説明したように本発明はダミー線を２本以上設ける
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
ことにより、ダミー線の一本当りの容量を減らし、ディ
スチャージ時間を短縮でき、メモリの読み出し時間を大
幅に短縮できる効果がある。
第１図は本発明の第１実施例を示す回路図、第２図は第
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は従来例を示す回路図、
第５図はメモリセルの一例を示す回路図、第６図は従来
例のタイミングチャート図である。 Vdd……電源、 MDP1,MDP2,MP11〜MP1m,MP21〜MP2m,MS11〜MS1m,MS21〜M
S2m……Ｐチャンネル型MOSFET、 MD1〜MDn,MS31〜MS3m,MS41〜MS4m,MS51〜MS5m……Ｎチ
ャンネル型MOSFET、 W1〜Wn……ワード線、 WD1〜WDn……ワード線駆動用インバータ、 AD1〜ADn……アドレスデコーダ、 DM1,DM2,DM……ダミー線、 S.N.′,S.N.……センスNORゲート、 Ｓ……センス信号、 φ，φ（オーバーバー）……クロック信号、 RDR1〜RDRm……リードラッチ、 M.C.……メモリセル、 M1,M2,M3,M4……Ｎチャンネル型MOSFET、 R1,R2……高抵抗負荷素子。
１実施例のタイミングチャート図、第３図は本発明の第
２実施例を示す回路図、第４図は従来例を示す回路図、
第５図はメモリセルの一例を示す回路図、第６図は従来
例のタイミングチャート図である。 Vdd……電源、 MDP1,MDP2,MP11〜MP1m,MP21〜MP2m,MS11〜MS1m,MS21〜M
S2m……Ｐチャンネル型MOSFET、 MD1〜MDn,MS31〜MS3m,MS41〜MS4m,MS51〜MS5m……Ｎチ
ャンネル型MOSFET、 W1〜Wn……ワード線、 WD1〜WDn……ワード線駆動用インバータ、 AD1〜ADn……アドレスデコーダ、 DM1,DM2,DM……ダミー線、 S.N.′,S.N.……センスNORゲート、 Ｓ……センス信号、 φ，φ（オーバーバー）……クロック信号、 RDR1〜RDRm……リードラッチ、 M.C.……メモリセル、 M1,M2,M3,M4……Ｎチャンネル型MOSFET、 R1,R2……高抵抗負荷素子。
Claims (1)
- 【請求項１】書き込み時および読み出し時にデータビッ
トを表す電位差が発生する少なくとも一対のデジット線
と、 上記一対のデジット線に接続され、該一対のデジット線
との間で上記データビットの書き込みおよび読み出しを
する複数のランダムアクセスメモリセルと、 該複数のランダムアクセスメモリセルをそれぞれゲート
操作するために選択的に活性化レベルに移行していずれ
かのランダムアクセスメモリセルを上記少なくとも一対
のデジット線に電気的に導通させる複数のワード線と、 該複数のワード線が選択的に活性化レベルに移行したこ
とを検知して活性化信号を発生する活性化手段と、 上記少なくとも一対のデジット線に接続され、該一対の
デジット線上の上記電位差を増幅するセンスアンプとを
半導体基板上に備えたランダムアクセスメモリにおい
て、 上記活性化手段は プリチャージされる複数のダミー線と、 該複数のダミー線と固定電源線との間に選択的に接続さ
れ、上記複数のワード線でそれぞれゲート操作される複
数のトランジスタと、 上記いずれかのダミー線上の電位変化を検出し、上記活
性化信号をセンスアンプに送出する論理回路とを備えた
ことを特徴とするランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7399188A JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7399188A JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245488A JPH01245488A (ja) | 1989-09-29 |
| JPH0770223B2 true JPH0770223B2 (ja) | 1995-07-31 |
Family
ID=13534091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7399188A Expired - Lifetime JPH0770223B2 (ja) | 1988-03-28 | 1988-03-28 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770223B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122898A (ja) * | 1989-10-06 | 1991-05-24 | Nec Corp | 半導体メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318181Y2 (ja) * | 1977-04-15 | 1988-05-23 | ||
| JPS5758296A (en) * | 1981-07-31 | 1982-04-07 | Hitachi Ltd | Semiconductor memory |
| JPS6058556A (ja) * | 1983-09-12 | 1985-04-04 | Tokio Kozono | 自動分析装置 |
| JPH07118192B2 (ja) * | 1985-07-23 | 1995-12-18 | 日本電気株式会社 | 半導体記憶装置 |
| JPS62157396A (ja) * | 1985-12-27 | 1987-07-13 | Fujitsu Ltd | Ｍｏｓ記憶回路 |
| JPS6344400A (ja) * | 1986-08-08 | 1988-02-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-03-28 JP JP7399188A patent/JPH0770223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01245488A (ja) | 1989-09-29 |
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